基于GaAs HBT工艺的3.8GHz带宽4GS/s 4bit超高速ADC

报道了一种4GS/s 4bit超宽带（UWB）模数转换器（ADC）芯片,采用1.4um发射级宽度、2层金属布线的InGaP/GaAs HBT工艺实现。该芯片采用折叠内插架构来最小化其面积和电路规模。为了消除折叠内插电路中的偶发错误码,该ADC采用了一种新颖的比特同步电路。实测结果表明,其在4GS/s采样率下具有3.8GHz的模拟带宽和2.6GHz的有效精度带宽（ERBW）,在2.6GHz输入带宽内ADC的有效位数大于3.4bit,在4GHz输入带宽内有效位大于3bit。在6.001GHz输入并将输入功率提高4dB后,有效位仍然高达3.49bit,表明该ADC可采样的频率范围包含从第一到第三奈奎斯特区（DC~6GHz）。该芯片的DNL和INL在4GS/s下均小于±0.15LSB,总面积为1.45×1.45 mm2,总功耗为1.98W。     

一种采用低阈值技术实现的高速模数转换器

在0.35 μm标准CMOS工艺下实现了一款采用低阈值技术的高速流水线模数转换器。该转换器包括采样保持电路、流水线ADC核、时钟电路和基准电路。相比于传统电路,该模数转换器中采样保持电路的放大器采用了低阈值设计技术。其优势在于,在特定工艺下,通过低阈值器件补偿放大器可实现高增益带宽,提高了模数转换器的速度。同时,设计了一种全新的保护电路,可有效保证电路的正常工作。采用一种独特的偏置电路设计技术,不仅能够优化跨导放大器的增益和带宽,还可以调节MOS器件工作状态。转换器采用4 bit+8×1.5 bit+3 bit的十级流水线架构,实现了14位精度的模数转换功能。在5 V电源100 MHz时钟下,仿真结果表明,SINAD为74.76 dB,SFDR为87.63 dBc,面积为5 mm×5 mm。     

数字射频存储器用GaAs超高速3bit相位ADC的设计与实现

详细讨论、分析了用于3bit相位体制数字射频存储器(DRFM)系统的3bit相位体制ADC的设计、实现及测试.利用南京电子器件研究所标准GaAsΦ76mm全离子注入工艺,采用全耗尽非自对准MESFET器件加工实现了3bit超高速相位体制ADC.测试结果表明,该电路可在2GHz时钟速率下完成采样、量化,达到1.2Gbps的输出码流速率,其瞬时带宽可达150MHz,具备±0.22LSB的相位精度.     

用于DRFM的4 bit相位量化DAC

设计了一种应用于DRFM系统的4bit相位量化DAC,采用非线性的电流舵结构在标准半导体工艺下实现,芯片面积2.1mm×1.4mm,功耗420mW。测试结果显示该DAC瞬时带宽高于1GHz,与4bit相位量化ADC级联测试时,SFDR在工作带宽内小于-20dBc,性能明显优于3bit相位量化DAC。     

数字射频存储器用GaAs超高速3bit相位ADC的设计与实现

详细讨论、分析了用于3bit相位体制数字射频存储器（DRFM）系统的3bit相位体制ADC的设计、实现及测试．利用南京电子器件研究所标准GaAs Φ76mm全离子注入工艺，采用全耗尽非自对准MESFET器件加工实现了3bit超高速相位体制ADC．测试结果表明，该电路可在2GHz时钟速率下完成采样、量化，达到1.2Gbps的输出码流速率，其瞬时带宽可达150MHz，具备±0.22LSB的相位精度．     

采用双采样结构和Class-AB OTA的低功耗14bit，51.2KS/s扩展计数型ADC设计

本文设计并实现了一种14bit,51.2KS/S扩展计数型模数变换器(ADC)。该ADC采用两种技术来降低电路的功耗。首先,提出了一种基于全浮空双线性(fully-floating bilinear)积分器的双采样结构,并利用这种结构降低时钟频率。其次,采用了AB类运算跨导放大器(OTA)来提高电路的功耗效率。另外,该ADC还采用了斩波技术消除1/f噪声的影响。该ADC结构采用0.18μm CMOS工艺进行了实现,单个ADC的面积仅为0.04mm2。其转换速率为51.2KS/s,测试所得无杂散动态范围(SFDR)为94dB,有效位数(ENOB)为11.6位,电源电压为1.8V,功耗为77μW。该ADC的优值仅为0.48pJ/step。     

一种12位80 MS/s CMOS流水线ADC设计

介绍了一种12 bit 80 MS/s流水线ADC的设计,用于基带信号处理,其中第一级采用了2.5 bit级电路,采样保持级采用了自举开关提高线性,后级电路采用了缩减技术,节省了芯片面积.采用了折叠增益自举运放,优化了运放的建立速度,节省了功耗.芯片采用HJTC0.18μm标准CMOS工艺,1.8 V电压供电,版图面积2.3 mm × 1.4 mm.版图后仿真表明,ADC在8 MHz正弦信号1 V峰值输入下,可以达到11.10 bit有效精度,SFDR达到80.16 dB,整个芯片的功耗为155 mW.     

一种采用4bit MDAC的12bit流水线模数转换器

采用GF 0.18μm标准CMOS工艺,设计并实现了一种12 bit 20 MS/s流水线模数转换器(ADC)。整体架构采用第一级4 bit与1.5 bit/级的相结合的方法。采用改进的增益数模单元(MDAC)结构和带驱动能力的栅自举开关来提高MDAC的线性度和精度。为了降低子ADC的功耗,采用开关电容式比较器。仿真结果表明,优化的带驱动的栅自举开关可减小采样保持电路(SHA)的负载压力,有效降低开关导通电阻,降低电路的非线性。测试结果表明:在20 MS/s的采样率下,输入信号为1.234 1 MHz时,该ADC的微分非线性(DNL)为+0.55LSB/-0.67LSB,积分非线性(INL)为+0.87LSB/-0.077LSB,信噪比(SNR)为73.21 dB,无杂散动态范围(SFDR)为69.72 dB,有效位数(ENOB)为11.01位。芯片面积为6.872 mm2,在3.3 V供电的情况下,功耗为115 mW。     

一种10bit双通道流水线SAR ADC设计

为了提高模数转换器的采样频率并降低其功耗,提出一种10 bit双通道流水线逐次逼近型（SAR）模数转换器（ADC）。提出的ADC包括两个高速通道,每个通道都采用流水线SAR结构以便低功率和减小面积。考虑到芯片面积、运行速度以及电路复杂性,提出的处于第二阶段的SAR ADC由1 bit FLASH ADC和6 bit SAR ADC组成。提出的ADC由45 nm CMOS工艺制作而成,面积为0.16 mm2。ADC的微分非线性和积分非线性分别小于0.36 最低有效位（LSB）和0.67 LSB。当电源为1.1 V时,ADC的最大运行频率为260 MS/s。运行频率为230 MS/s和260 MS/s的ADC的功率消耗分别为13.9 mW和17.8 mW。     

用于PET成像系统的流水线ADC设计

针对高性能PET前端电子微系统结构中多通道前端读出电路和高速高分辨率模数转换的特点,设计了12 bit 10 MHz的流水式ADC.整个电路主要由采样保持电路、乘法数模转换电路、子模数转换电路、延时对准电路、数字校正电路、两相不交叠时钟电路六个模块组成.电路采用TSMC 0.18μm mixed signal CMOS工艺实现.电路仿真结果表明,流水线ADC的DNL为-0.6832～0.5994 LSB,INL为-0.7997～0.7576 LSB,SNR为62.140 6dB,ENOB为10.03 bit.本文所设计的Pipelined ADC电路性能指标满足系统设计的要求.