OFDM实现低压电力线高速数据通信

介绍了低压电力线用于数据传输的接入方式和信道特性,在分析了正交频分复用OFDM原理的基础上,提出采用Altera公司的APEX20K系列可编程逻辑器件PLD的OFDM基带硬件解决方案,并用matlab模拟信道特性对结果进行了分析。     

OFDM实现低压电力线高速数据通信

介绍了低压电力线用于数据传输的接入方式和信道特性,在分析了正交频分复用OFDM原理的基础上,提出采用Altera公司的APEX20K系列可编程逻辑器件PLD的OFDM基带硬件解决方案,并用matlab模拟信道特性对结果进行了分析.     

快速离散傅里叶变换算法研究与FPGA实现

提出了适合于OFDM的离散傅里叶变换的快速硬件实现算法,并对算法进行了FPGA实现。采用并行处理结构,有效的提高了计算速度,整个系统处理时间达到2.6μs。为了减少乘法器资源,进行了简化运算,对于每一点输入数据,由4N次乘法运算减少到N/2次乘法运算。因此,此算法实现时间很短,没有延时,降低了资源消耗,硬件实现简单。     

高精度中频双极性PWM信号发生器的FPGA实现

针对DSP芯片的PWM驱动信号精度与载波频率不能兼顾的矛盾,提出了一种基于FPGA器件的高精度中频双极性PWM信号发生器,该PWM信号发生器采用VHDL语言予以实现,具有集成度高、抗干扰能力强、中频范围内频率可调而不改变PWM精度的特点。仿真结果表明在中频范围内,该PWM信号发生器可以方便的改变PWM驱动信号频率,而其精度不会变化。在长脉冲激光驱动电路中实验中,该PWM信号发生器很好地解决了PWM精度与频率之间的矛盾,并具有较强的抗干扰能力。     

电力线OFDM通信处理器INT51X1及其应用开发

INT51X1是美国Intellon公司专为电力线OFDM通信推出的处理器,论述了它的功能结构及技术特点,并以该处理器为核心研究开发了中压配电网的OFDM电力通信系统。     

电力线OFDM通信处理器INT51X1及其应用开发

INT51X1是美国Intellon公司专为电力线OFDM通信推出的处理器,论述了它的功能结构及技术特点,并以该处理器为核心研究开发了中压配电网的OFDM电力通信系统.     

基于FPGA实现HD-15530编译码器

现场可编程门阵列(FPGA)具有集成度高,体积小的特点,在文中介绍用FPGA实现曼彻斯特编译码器(HD-15530)的设计方案,并通过时序仿真的验证,证明方案合理。用FPGA来实现HD-15530功能,能够降低系统的功耗,提高系统的可靠性。     

OFDM技术及其在电力线通信中的应用

正交频分复用(OFDM)技术是目前广为研究的一种调制技术,其优越的性能越来越受到人们的广泛关注。阐述了OFDM技术的基本原理,分析了将其应用于电力线通信的优点以及目前OFDM技术在电力线通信中的应用情况,并对OFDM技术在电力线通信中的应用做了展望。     

实现PWM脉宽调制的FPGA芯片研制

阐述了利用现场可编程门阵列（FPGA）器件实现脉宽调制的设计原理，方法以及由硬件描述语言（HDL）设计实现PWM。     

OFDM调制技术在宽带高速电力线通信中的应用

介绍了电力线用做通信介质时高频部分的特性,以及应用于高速宽带电力线通信的OFDM(正交频分复用)调制的基本原理;分析了OFDM应用于电力线通信的性能,并与其他调制技术进行了比较;结合一个典型应用的例子,介绍了国际上研究的最新进展。     

高速FFT处理器的FPGA实现

本文提出了一种基于FPGA的1024点快速傅里叶变换(FFT)的实现方案,并采用Stratix Ⅱ系列的FPGA芯片实现了该处理器。处理器采用按时间抽取的基-2算法和10级流水线结构。每级将乘法器的旋转因子输入端固定为常数,而中间结果以双端口RAM存储。采用Verilog语言在RTL级上进行了编程实现,并进行了逻辑综合、时序仿真和硬件测试。硬件测试的结果与MATLAB计算结果吻合的较好,证明了方案设计的正确性。该处理器具有运算速度快、精度高等优点,已经成功应用于基于FPGA的频谱分析系统中。     

用于地铁的OFDM测距雷达的FPGA实现

随着城市中地铁的普及,其安全性受到广泛关注.提出了一种用于地铁的OFDM雷达测距系统以提高地铁的安全性.设计以Xilinx公司的Virtex5系列XC5VLX50T为核心,以ML505为FPGA硬件开发平台,以ISE13.4和Modelsim为软件平台,以AD9280为A/D转换芯片,以AD9708为D/A转换芯片.在硬件实现中运用了FFT算法以及Cordic算法.该系统基于应答式雷达原理,雷达波形采用OFDM信号,通过相位测距法计算列车间距离.系统基带部分的测试结果显示系统误差为2 m,具有较高的实用价值.     

UART在FPGA上的设计与实现

在基于FPGA芯片的工程实践中,经常需要FPGA与上位机或其他处理器进行通信,为此设计了用于短距离通信的UART接口模块。该模块的程序采用VHDL语言编写,模块的核心发送和接收子模块均采用有限状态机设计,详述了各子模块的设计思路和方法,给出了它们的仿真时序图。综合实现后,将程序下载到FPGA芯片中,运行正确无误。又经长时间发送和接收测试,运行稳定可靠。相对参数固定的设计,该UART的波特率、数据位宽、停止位宽、校验位使能及校验模式选择均可以在线设置,为FPGA与其他设备的通信提供了一种可靠途径,具备较强的实用价值。     

基于虚拟仪器技术的FFT分析系统设计与实现

FFT分析仪是长期以来工程人员进行时域、频域信号分析与处理的必备仪器,但是由于其属于传统仪器,存在着许多固有的缺点,使用上很受限制。文中结合时下流行的虚拟仪器技术,利用PXI设备和LabVIEW编程环境,开发出了基于虚拟仪器技术的FFT分析系统。该系统具有体积小、功能强大等许多优点,充分满足了信号采集、实时处理与存储等多方面的需求。先后从硬件、软件2方面介绍了基于虚拟仪器技术的FFT分析系统设计与实现的方法,随后给出了某些功能的运行实例和误差分析。     

基于FPGA的高速FFT处理器在电力谐波检测系统中的设计与实现

在电力谐波检测中,经常需要对谐波信号进行频谱分析,为实现谐波信号频谱数据的实时输出,探讨了基于FPGA的高速FFT处理器的设计与实现。该处理器模块采用按时间抽取基4算法,碟形运算单元采用CORDIC算法代替了复乘运算,减小了系统资源占用,同时采用双端口RAM存储结构进行同址运算,完成了整个单元的流水线操作,提高系统速度;整体基于VHDL语言进行模块化设计,经过信号仿真测试,当系统工作频率为100MHz时,完成1024点输入为16位定点复数的FFT运算仅需要51.3μs,仿真结果表明该处理器能够很好的高速电力谐波检测系统高速实时性要求。     

基于FPGA的UART设计与实现

为在CPCI总线数字I/O模块上实现UART(universal asynchronous receiver transmitter,通用异步接收发送器)接收功能,提出了一种基于现场可编程门阵列器件(FPGA)的UART设计与实现方案.在Altera Quartus Ⅱ开发平台上采用Verilog HDL语言和其自带的...     

Design and FPGA implementation of multiplierless comb filter

T he main objective of this paper is to design and implement minimum multiplier, low latency structures of a comb filter. Multipliers are the most area and power consuming elements; therefore, it is desirable to realize a filter with minimum number of multipliers. In this paper, design of comb filters based on lattice wave digital filters (LWDF) structure is proposed to minimize the number of multipliers. The fundamental processing unit employed in LWDF requires only one multiplier. These lattice wave digital comb filters (LWDCFs) are realized using Richards' and transformed first‐order and second‐order all‐pass sections. The resulting structural realizations of LWDCFs exhibit properties such as low coefficient sensitivity, high dynamic range, high overflow level, and low round‐off noise. Multiplier coefficients of the proposed structures are implemented with canonic signed digit code (CSDC) technique using shift and add operations leading to multiplierless implementation. This contributes in reduction of number of addition levels which reduces the latency of the critical loop. A field programmable gate array (FPGA) platform is used for evaluation and testing of the proposed LWDCFs to acquire advantages of the parallelism, low cost, and low power consumption. The implementation of the proposed LWDCFs is accomplished on Xilinx Spartan‐6 and Virtex‐6 FPGA devices. By means of examples, it is shown that the implementations of the proposed LWDCFs attain high maximum sampling frequency, reduced hardware, and low power dissipation compared with the existing comb filter structures. Copyright © 2017 John Wiley & Sons, Ltd.     

基于FPGA的UART设计与实现

为适应通信系统的全数字自动化控制和硬件逐渐向软件化发展的趋势,提出了一种基于FPGA(现场可编程逻辑门阵列)的UART设计与实现方案。整个UART模块采用Verilog HDL硬件描述语言进行编写,其中接收和发送模块采用有限状态机来完成,并在ISE环境下进行综合建模仿真,给出各个子模块和总模块的仿真时序图以及综合生成的RTL图。同时利用Xilinx公司的FPGA开发板对程序进行下载运行调试,结果表明整个UART模块运行稳定可靠,较好地实现了数据之间的并行和串行转换,达到了预期的设计要求。     

基于龙芯3A处理器的tPMON设计与实现

龙芯处理器在军用计算机系统广泛应用的同时,对安全性要求更为苛刻。在充分考虑嵌入式系统的特点及设计的约束基础上,借鉴可信计算的思想,首先对PMON和安全哈希算法(Secure Hash Algorithm,SHA-1)作了简单介绍,然后讨论了虚拟可信平台模块(virtual Trusted Platform Module,vTPM)的实现方法,最后给出了基于龙芯3A处理器的可信PMON(tPMON)的具体实现方案。实验结果表明,虽然tPMON的启动时间增加了,但是该方案在不增加额外硬件的基础上,使系统的安全性得到了很大提高。     

基于FPGA的LDPC译码器的设计与实现

为提高译码性能,本文基于CCSDS标准中应用于近地空间的（8176,7154）LDPC码,根据归一化最小和译码算法理论,设计实现了尺度因子可变的LDPC译码器。本次译码器的设计主要对校验结点量化数据进行优化处理,设计实现了尺度因子随迭代次数变化而变化,且尺度因子值以2的倍数为基数,采用右移相加代替校验结点数据与尺度因子的乘法运算,简化硬件实现。此外,增加了译码校验模块来检验经校验结点与变量结点迭代计算后的码字是否译码成功,译码成功或到达设定的最大迭代次数后将数据发出。基于FPGA设计实现了LDPC译码器,其中硬件设计中采用部分并行的译码电路,合理利用硬件资源。在信噪比为1.8、最大迭代次数为15时,通过仿真及板级验证,并对比尺度因子值为0.5、0.75及尺度因子可变时的译码结果,证明了可变尺度因子NMS译码算法可以实现译码功能且具有较好的译码性能。