一个电容阵列定制的100MS/s，9bit，0.43mW逐次逼近型模数转换器

本论文介绍了一个带定制电容阵列的低功耗9bit,100MS/s逐次比较型模数转换器。其电容阵列的基本电容单元是一个新型3D,电容值为1fF的MOM电容。除此之外,改进后的电容阵列结构和开关转换方式也降低了不少功耗。为了验证设计的有效性,该比较器在TSMC IP9M 65nm LP CMOS工艺下流片。测试结果如下：采样频率100MS/s,输入频率1MS/s时,有效位数（ENOB）为7.4,bit,信噪失真比（SNDR）为46.40dB,无杂散动态范围（SFDR）为62.31dB。整个芯片核面积为0.030mm2,在1.2V电源电压下功耗为0.43mW。该设计的品质因数（FOM）为23.75fJ/conv。     

低功耗逐次逼近型模数转换器的设计

本文提出了一种低功耗逐次逼近型（Successive Approximation Register,SAR）模数转换器。电路采用MCS切换方式和二级全动态比较器以及可编程时钟产生电路,以实现低功耗的模数转换器。本设计基于SMIC 130 nm CMOS工艺,电源电压为3.3 V,采样速率为2 MS/s,仿真结果表明,ADC的SFDR为77.6 dB,SNDR为59.2 dB,其能达到9.55 bit分辨率,且功耗仅为0.198 mW。     

超低功耗逐次逼近寄存器型模数转换器的设计

采用逐次逼近方式设计了一个12 bit的超低功耗模数转换器(ADC).为减小整个ADC的芯片面积、功耗和误差,提高有效位数(ENOB),在整个ADC的设计过程中采用了一种改进的分段电容数模转换器(DAC)阵列结构.重点考虑了同步时序产生电路结构,对以上两个模块的版图设计进行了精细的布局.采用0.18 μm CMOS工艺,该ADC的信噪比(SNR)为72 dB,有效位数(ENOB)为11.7 bit,该ADC的芯片面积只有0.36 mm2,典型的功耗仅为40 μW,微分非线性误差小到0.6 LSB、积分非线性误差只有0.63 LSB.整个ADC性能达到设计要求.     

一款8 bit 480 MS/s逐次逼近型模数转换器

介绍了一款采用55 nm CMOS工艺设计的单通道8 bit 480 MS/s逐次逼近型模数转换器(SAR ADC).采用数据环与异步时钟环的双环结构作为高速SARADC的系统框架.提出一种带有复位开关的动态比较器,缩短复位时间,提高比较精度.结合反向单调切换时序,减缓因输入共模电压降低而引起的比较器速度下降,提高AD...     

一个具有改进开关逻辑的12位1MHz采样速率的低功耗逐次逼近型模数转换器

作为数据采集系统中的关键模块,逐次逼近型模数转换器的功耗决定了整个系统的功耗水平。本文给出了一个具有改进开关逻辑的12位1MHz采样速率的低功耗逐次逼近型模数转换器。通过采用所提出的开关逻辑,该逐次逼近型模数转换器的功耗和面积跟采用传统开关逻辑的逐次逼近型模数转换器相比都会有很大的降低,其中开关逻辑的平均功耗大约降低了80%,总的电容面积减小50%。不仅如此,文章还提出了一种简化的数字控制逻辑来降低数字控制电路的功耗和面积。仿真结果表明和传统的数字控制逻辑电路相比,提出的简化数字逻辑的功耗可以减小大约50%。所设计的芯片在标准的0.35微米的CMOS工艺下进行了流片,芯片内核的面积为1.12平方毫米。在-55℃到150℃温度变化范围下,芯片100KHz的输入信号可以测得64.2dB的SNDR。在给定3.3V的电源电压下,芯片的功耗仅为0.72mW。     

一款10位逐次逼近型模数转换器设计

基于0.18μm CMOS工艺设计一款10位逐次逼近型模数转换器(SAR ADC),采用了阻容混合型的数模转换器(DAC)以实现面积与性能上的折衷,高位采用温度码设计以提高DAC的线性度。采用了失调电压较小的静态比较器结构,通过在DAC和比较器之间加入了高增益的前置放大器来消除比较器失调电压对ADC性能所带来的影响。仿真结果表明:在电源电压为2.8 V、采样速率为116 k S/s、输入信号频率约为57 k Hz、满摆幅为0.8 V的情况下,ADC有效位数(ENOB)达9.99位,信噪失真比(SNDR)为61.9 d B,无杂散动态范围(SFDR)为75.57 d B,总功耗约为1 m W,面积为0.069 mm~2。     

一种低功耗16 bit逐次逼近型ADC的设计

设计了一种低功耗的16 bit 1 MSa/s逐次逼近型（SAR）模数转换器（ADC）。低功耗设计来源于电容阵列,其由3段子电容阵列构成,之间的桥接电容通过冗余电容和权重电容整数化。在电容阵列的切换过程中,通过将电容分裂来引入额外的参考电压。通过对量化噪声和热噪声的计算,可以精确地得出所需的电容数量为225个单位,相比于传统的电容阵列形式,可以节省99.93%的面积和99.5%的功耗。电路中使用一个2级预放大,并添加了具有自校零功能的动态锁存比较器,确保了高精度分辨率。在UMC 55 nm工艺下仿真,对512点的FFT仿真结果显示,ADC的整体信噪比（SNR）能够达到85.98 dB,有效位数（ENOB）能够达到13.884 1 bit,在电源电压为2.5 V的情况下,平均功耗为5.05 mW。     

应用于生物医疗的0.6-V 8.3-ENOB 异步时序逐次逼近型模数转换器

A microwatt asynchronous successive approximation register （SAR） analog-to-digital converter （ADC） is presented. The supply voltage of the SAR ADC is decreased to 0.6 V to fit the low voltage and low power require- ments of biomedical systems. The tail capacitor of the DAC array is reused for least significant bit conversion to decrease the total DAC capacitance thus reducing the power. Asynchronous control logic avoids the high frequency clock generator and further reduces the power consumption. The prototype ADC is fabricated with a standard 0.18 μm CMOS technology. Experimental results show that it achieves an ENOB of 8.3 bit at a 300-kS/s sampling rate. Very low power consumption of 3.04 μW is achieved, resulting in a figure of merit of 32 fJ/conv.-step.     

逐次逼近型模数转换器的仿真模型

首先分析了构建ADC模型的2个关键环节:如何用数字量函数替代实际的模拟量输入,以及如何构建仿真模型内核。利用线性插值算法实现了环节一,并以逐次逼近型ADC为例,构建了模型的仿真内核。为了更加清晰地表述这种ADC模型的作用,以"有采样保持器"和"无采样保持器"为例,通过实际的ADC模型算例分析了无采样保持器对ADC转换结果的影响,客观表现出这种模型的开放性和广泛适用性。     

一种采用差分时域比较器的12位200KS/s低功耗逐次逼近型模数转换器

A low power 12-bit 200-kS/s SAR ADC is proposed.This features a differential time domain comparator whose offset is cancelled by using a charge pump and a phase frequency detector instead of the preamplifiers usually needed in a high resolution comparator.The proposed ADC is manufactured in 0.18-μm CMOS technology and the measured SNR and SNDR are 62.5 dB and 59.3 dB,respectively,with a power consumption of 72μW at a 200-kS/s sampling rate.The device operates with a 1.8-V power supply and achieves a FOM ...     

一种基于新型低功耗开关策略的10 bit 120 MS/s SAR ADC

设计了一种10 bit 120 MS/s高速低功耗逐次逼近模数转换器(SAR ADC)。针对功耗占比最大的CDAC模块,基于电容分裂技术并结合C-2C结构,提出了一种输出共模保持不变的双电平高能效开关控制策略;在降低CDAC开关功耗的同时,摆脱了CDAC开关过程中对中间共模电平的依赖,使得该结构适用于低电压工艺。在速度提升方面,控制逻辑使用异步逻辑进行加速;比较器采用一种全动态高速结构,在保证精度的前提下其工作频率达到3 GHz; CDAC中插入冗余位,以降低高位电容对充电时间的要求。所设计的SAR ADC使用40 nm CMOS工艺实现,采用1.1 V低电压供电。在不同工艺角下进行性能仿真,结果显示,在120 MHz采样率下,有效位数为9.86 bit,无杂散动态范围为72 dB,功耗为2.1 mW,优值为18.9 fJ/(conv·step)。     

一种基于VCM开关切换的12位20 MS/s SAR ADC

设计了一种12位、采样率为20 MS/s的逐次逼近型模数转换器(SAR ADC)。整体电路为全差分结构,采用了一种基于VCM开关切换的分段式电容阵列。同时,比较器结合了前置运放和动态锁存器,与异步时序相配合,实现了SAR ADC高速工作。此外,采样电路采用栅压自举技术,提高采样的线性度。芯片基于TSMC 180 nm 1P5M CMOS工艺设计。仿真结果表明,当采样率为20 MS/s时,SAR ADC有效位数为11.94 bit,无杂散动态范围为86.53 dBc,信噪比为73.66 dB。     

应用于2.4GHz无线传感网的超低功耗射频接收前端设计

This paper presents the design of an ultralow power receiver front-end designed for a wireless sensor network （WSN） in a 0.18 μm CMOS process. The author designs two front-ends working in the saturation region and the subthreshold region respectively. The front-ends contain a two-stage cross-coupling cascaded common-gate （CG） LNA and a quadrature Gilbert IQ mixer. The measured conversion gain is variable with high gain at 24 dB and low gain at 7 dB for the saturation one, and high gain at 22 dB and low gain at 5 dB for the subthreshold one. The noise figure （NF） at high gain mode is 5.1 dB and 6.3 dB for each. The input 1 dB compression point （IPldB） at low gain mode is about -6 dBm and -3 dBm for each. The front-ends consume about 2.1 mA current from 1.8 V power supply for the saturation one and 1.3 mA current for the subthreshold one. The measured results show that, comparing with the power consumption saving, it is worth making sacrifices on the performance for using the subthreshold technology.     

应用于2.4GHz无线传感网的低功耗共栅低噪声放大器设计

本文给出一种基于TSMC 0. 18μm RF CMOS工艺、应用于无线传感器网络2.4GHz的低功耗低噪声放大器设计。本设计采用两级级联的交叉耦合共栅结构,第一级共栅级采用电容交叉耦合技术以降低电路功耗的同时提高电路增益、降低电路噪声。第二级共栅级采用正反馈交叉耦合技术以提供一个负阻抵消负载电感的寄生电阻,提高电感等效Q值,进一步提高增益。为了达到足够的增益,作者设计了一款片上差分电感作为负载,对其进行了电磁场仿真,建立了双π模型并进行了流片验证。该低噪声放大器经过流片,测试结果显示：高增益工作情况下,其增益S21为16.8dB,低增益工作情况下为1dB。高增益工作情况下,其噪声系数为3.6dB;低增益工作情况下,电路的输入1dB压缩点为-8dBm,IIP3为2dBm。该低噪声放大器在1.8V电源电压下,工作电流约为1.2mA。     

一种单端10-bit SAR ADC IP核的设计

本设计通过采用分割电容阵列对DAC进行优化,在减小了D/A转换开关消耗的能量、提高速度的基础上,实现了一款采样速度为1 MS/s的10-bit单端逐次逼近型模数转换器。使用cadence spectre工具进行仿真,仿真结果表明,设计的D/A转换器和比较器等电路满足10-bit A/D转换的要求,逐次逼近A/D转换器可以正常工作。     

基于混合编码 DAC的低功耗 SAR ADC设计

设计了一种基于混合编码DAC的低功耗SAR ADC ．其分段电容DAC采用混合编码,减小了短时脉冲波形干扰的影响;为降低DAC寄生效应和电容阵列失配误差的影响,在DAC和比较器的版图设计中考虑了一些匹配技术．采用GF（Global Foundry）0．35μm CMOS工艺流片验证,该ADC在500 KSPS的速度下其INL在－0．6～0．4 LSB区间范围内,DNL在－0．2～0．7 LSB区间范围内,SNDR为54．13 dB ,有效位为8．7位．整个电路的功耗为537．9μW ．     

应用于高速SAR ADC的高能效开关方案

介绍了一种应用于高速逐次逼近型模数转换器的新型高能效电容开关方案.基于2bit/cycle结构,采用两个分裂电容阵列作为数模转换器.通过单边充电操作,在减小电容阵列动态功耗和总面积的同时,提高了电容的建立速度.在最后一个量化周期中,只在电容阵列的单边引入共模电压基准,并只用一个比较器参与量化,在获得更高精度的同时,进一...     

A 130 nm CMOS low-power SAR ADC for wide-band communication systems

This paper presents a low power 9-bit 80 MS/s SAR ADC with comparator-sharing technique in 130 nm CMOS process. Compared to the conventional SAR ADC, the sampling phase is removed to reach the full efficiency of the comparator. Thus the conversion rate increases by about 20% and its sampling time is relaxed. The design does not use any static components to achieve a widely scalable conversion rate with a constant FOM. The floorplan of the capacitor network is custom-designed to suppress the gain mismatch between the two DACs. The ＇set-and- down＇ switching procedure and a novel binary-search error compensation scheme are utilized to further speed up the SA bit-cycling operation. A very fast logic controller is proposed with a delay time of only 90 ps. At 1.2 V supply and 80 MS/s the ADC achieves an SNDR of 51.4 dB and consumes 1.86 mW, resulting in an FOM of 76.6 fJ/conversion-step. The ADC core occupies an active area of only 0.089 mm2.