基于MQTT的配电终端多核处理器核间通信设计

为进一步提高配电终端的运行能力以及快速可靠的故障处理能力，配电终端逐渐由单核处理器发展为多核处理器，由此带来了多核处理器之间数据通信的需求。本文基于物联网协议MQTT实现了一种新型的多核处理器核间通信技术，将共享内存封装成MQTT交互协议格式，保证各核数据的独立、互斥与共享，从而实现多核处理器各内核间简易可靠的数据通信方式。在此基础上采用MYC-C7Z015芯片进行配电终端硬件设计，并研究MYC-C7Z015芯片核间的数据通信方式，提升了配电终端的数据容量及运行能力。通过核间通信时延测试、通信极限测试，配电终端功能测试，验证了基于MQTT的配电终端核间通信的性能，简化了核间应用层通信代码设计，提升了配电终端性能。     

一种适应多核处理器核间通信机制的设计

随着单芯片上集成处理器内核数量的增加,在支持多核处理器的应用程序方面,核间通信变得更加重要。通过分析多核运行任务特点,根据处理核上运行任务功能的不同,将处理核分成两类：控制核和计算核。根据对核的分类,提出了一种新的核间通信模型,该模型提供了三种不同的通信通道。运用这三条通道,把应用程序的I/O部分从计算核迁移到控制核来提高多核的利用率,实验结果表明该方式有效提高核间协作以及核间通信的效率,提升处理器的利用率。     

基于Amdahl定律扩展的多核处理器性能模型研究

通过引入应用程序并行特征、通信开销、资源限制等因素,建立了基于Amdahl定律扩展的多核处理器性能模型.通过模型参数仿真,搜索面向特定应用的多核处理器设计空间,得出如下规律:增大计算核心规模可实现超线性加速比;结构应优先选择异构结构;设计多进程、大容量的共享通信区可降低核间通信开销;计算核心数目和规模由应用程序并行度和各并行部分比例及设计规模决定.     

多核处理器系统关键技术探究

<正>传统单核处理器对复杂任务的处理能力不够，多核处理器系统的提出可以很好解决问题。分析了多核处理器系统中同构多核处理器与异构多核处理器的系统特点和结构特征，总结对比了每个结构的优劣势，分析研究了多核处理器的任务调度算法，核间通信机制，核间互斥与中断机制等问题，指出了处理器系统未来的发展方向。近些年来，随着物联网和5G技术的快速发展,对嵌入式实时系统的应用需求日趋复杂，对于处理器性能的要求也随之提高，原来通过提高CPU主频提升处理器性能的方式由于高功耗的制约受到很大挑战，因此多核处理器构架作为新的解决方案被提出，并得到越来越多的关注。     

多核处理器核间高速通讯架构的研究

多核处理器使得并行系统的结构日益复杂,已经成为处理器的主流,并发展成为各种通信与媒体应用的主流处理平台.通讯结构是多核系统中的核心技术之一,核间通信的效率是影响多核处理器性能的重要指标.目前有三种主要的通讯架构:总线系统结构、交叉开关网络和片上网络.总线结构设计相对方便、硬件消耗较少、成本较低,交叉开关是适用于构建大容...     

一种适应多核处理器核间通信机制的设计

随着单芯片上集成处理器内核数量的增加,在支持多核处理器的应用程序方面,核间通信变得更加重要.通过分析多核运行任务特点,根据处理核上运行任务功能的不同,将处理核分成两类:控制核和计算核.根据对核的分类,提出了一种新的核间通信模型,该模型提供了三种不同的通信通道.运用这三条通道,把应用程序的I/O部分从计算核迁移到控制核来...     

数据驱动片内多核通信结构

针对当前条件下多核处理器遇到的通信瓶颈问题,设计了一种采用数据驱动机制的片内多核通信结构,该结构包括数据驱动模块和片上路由器.数据驱动模块用来进行数据完备性检测;片上路由器则实现处理器核间的通信及"簇"间通信.在Altera公司的CycloneIII开发板上使用NIOS软核构建了多核系统进行了验证.实验结果表明,本设计可以有效的实现多核片内通信,具有很好的可扩展性.     

基于Nios Ⅱ软核的多核处理器系统的设计与实现

本文设计了一个基于FPGA解决方案的多核处理器系统,整体上提高了系统性能,解决了单核处理能力提升受到的制约。通过对多核系统体系结构和核间通信技术的研究,最终实现了一个利用互斥核实现资源共享的双Nios Ⅱ软核处理器系统,并在Altera公司的FPGA开发板DE2上进行测试,测试结果表明所设计的双核系统能稳定运行。     

多核处理器核间的通信研究与实现

针对多核处理器的特点提出一种新型的异构多核DSP处理器结构。主处理器为通用处理器,作为控制密集型处理器核用于系统管理和控制;8个DSP作为计算密集型处理器核,用于大信息量融合计算。详细设计8个DSP之间的No C互连结构。首先采用2×4 2D Turos结构进行单个路由节点结构的设计,包括数据包格式、路由和仲裁设计;其次对路由节点进行编码、路由算法设计和确定节点路由方向。该结构具有总线局部通信带宽高的优点,采用No C的易扩展性和No C在各DSP之间通信的并行性使系统规模易于扩展并满足大批量数据传输要求。最后通过仿真实验,验证了该设计的有效性,为后续多核处理器的设计与实现打下坚实的技术基础。     

基于Xilinx MicroBlaze多核嵌入式系统的设计

MicroBlaze核是嵌入在Xilinx FPGA之中的属于32位RISC Harvard架构软处理器核。针对Xilinx MicroBlaze软处理器的核间互连,实现多处理器核之间的快速通信的目的,采用了PLB和FSL总线混连的方法,利用xps_mail-box和xps_mutex核完成核间的通信与同步,通过在Xilinx EDK平台下,将3个软处理器核嵌入到FPGA Spartan-3E芯片上的试验,开发出了一个运行在FPGA上的基于多处理器的嵌入式可编程片上系统,得出此种多核处理器混连的可行性与实用性,核间通信速度得到提升的结论。     

视频目标检测跟踪程序在多核DSP上的并行实现

高性能多核 DSP 的通信以及并行执行是多核系统设计的关键.文章分析了视频目标跟踪算法各模块的资源消耗,对各部分算法提出了并行计算的思路;提出改进的二值化掩膜法提取背景图像;提出辅助并行结构以使负载均衡;研究了 DSP多核通信的进程间通信(IPC)同步机制,运用流水线并行结构,实现三核同步并行处理系统.通过实验,测试了通信延迟时间,并把目标跟踪程序合理地划分到3个 DSP核中,实现并行处理,达到了实时性要求.     

高密度集成与单芯片多核系统及其研究进展

在体积、重量和功耗有严格约束的情况下,系统小型化遇到多种技术挑战,为了满足高密度计算和小型化的要求,高密度系统集成和单芯片多核处理器至关重要。讨论了高密度集成与单芯片多核处理器技术及其研究进展,其中包括单芯片多核处理器(CMP)、片上网络(NoC)、3D集成电路、高密度封装。提出了CMP的两个发展特征,即小核大数量和层次型簇结构。指出高密度集成设计与高密度封装设计逐渐融合,并为单芯片多核系统的物理实现提供了技术保证,为最终实现高密度计算和小型化系统提供了硬件解决方案。     

MIPS指令集多核处理器信令处理能力评估

通用高性能处理器在信令处理上有着广泛的应用,但有功耗较高的缺点。基于MIPS指令集的低功耗多核处理器的能效比较高,但信令处理能力不明确。本文采用密集内存访问的方法对处理器的信令处理能力进行评价。通过对MIPS指令集多核处理器和X86处理器的比较,得出MIPS多核处理器在信令处理能力和功效比上均有优势。以GTP为例在MIPS架构多核处理器和X86架构处理器上分别实现并进行性能测试。测试结果表明本文所述性能评价方式比较合理,同时也证明MIPS多核处理器可以用作信令处理,能效比显著高于通用高性能处理器。     

New Thermal‐Aware Voltage Island Formation for 3D Many‐Core Processors

The power consumption of 3D many‐core processors can be reduced, and the power delivery of such processors can be improved by introducing voltage island (VI) design using on‐chip voltage regulators. With the dramatic growth in the number of cores that are integrated in a processor, however, it is infeasible to adopt per‐core VI design. We propose a 3D many‐core processor architecture that consists of multiple voltage clusters, where each has a set of cores that share an on‐chip voltage regulator. Based on the architecture, the steady state temperature is analyzed so that the thermal characteristic of each voltage cluster is known. In the voltage scaling and task scheduling stages, the thermal characteristics and communication between cores is considered. The consideration of the thermal characteristics enables the proposed VI formation to reduce the total energy consumption, peak temperature, and temperature gradients in 3D many‐core processors.     

基于System Generator的异构多核片上系统设计

异构多核处理器可将不同类型的任务分配到不同类型的处理器核上并行处理,面对不同的应用需求,可以提供比较灵活、高效的处理机制。文中提出一种面向SoC的异构多核系统的设计方法,运用该方法可高效方便地实现图像处理算法。首先对图像退化和复原的基本方法进行介绍,给出算法实现的基本模型,并运用数字信号处理开发工具System Generator进行系统级建模仿真。然后通过EDK Processor自动生成图像退化和复原的协处理器Pcore,结合Xilinx的MicroBlaze软核,构建出异构多核片上系统。     

Regularity-constrained floorplanning for multi-core processors

Multi-core technology becomes a new engine that drives performance growth for both microprocessors and embedded computing. This trend requires chip floorplanners to consider regularity constraint since identical processing/memory cores are preferred to form an array in layout. In general, regularity facilitates modularity and therefore makes chip design planning easier. As chip core count keeps growing, pure manual floorplanning will be inefficient on the solution space exploration while conventional floorplanning algorithms do not address the regularity constraint for multi-core processors. In this work, we investigate how to enforce regularity constraint in a simulated annealing based floorplanner. We propose a simple and effective technique for encoding the regularity constraint in sequence-pairs. To the best of our knowledge, this is the first work on regularity-constrained floorplanning in the context of multi-core processor designs. Experimental comparisons with a semi-automatic method show that our approach yields an average of 12% less wirelength and mostly smaller area.     

Heterogeneous Multi-Core Architecture That Enables 54x AAC-LC Stereo Encoding

This paper describes a heterogeneous multi-core processor (HMCP) architecture that integrates general-purpose processors (CPUs) and accelerators (ACCs) to achieve exceptional performance as well as low-power consumption for the SoCs of embedded systems. The memory architectures of CPUs and ACCs were unified to improve programming and compiling efficiency. Advanced audio codec-low complexity (AAC-LC) stereo audio encoding was parallelized on a heterogeneous multi-core having homogeneous processor cores and dynamically reconfigurable processor (DRP) ACC cores in a preliminary evaluation of the HMCP architecture. The performance evaluation revealed that 54times AAC encoding was achieved on the chip with two CPUs at 600 MHz and two DRPs at 300 MHz, which achieved encoding of an entire CD within 1- 2 min.