基于一阶泰勒级数查表法单精度倒数的设计与实现

在分析了单精度倒数算法在图形处理器中存在的不足的基础上,设计了一阶泰勒级数单精度倒数算法。与传统算法相比,在资源消耗、运算周期和效率方面得到了有效改善。本浮点倒数算法的主要逻辑模块由一个24位整数加法器、一个ROM和一个24位乘法器组成。将在[1,2)范围的尾数平均分为4 096个区间,将每个区间起始点倒数平方放入查找表,并对每个区间采用一阶泰勒级数计算倒数值。仿真结果表明:仿真的结果与理论结果一致,满足单精度浮点数的精度要求。目前此算法已经成功流片,应用于国产第三代图形处理器JM7200。     

浮点开方运算单元的电路设计

文章提出了一种基于逐位循环开方算法,"四位一开方"的浮点开方运算单元的电路设计方案,使限制周期时间的循环迭代部分的门级数降低到14级。按14级门延时为周期时间计算,完成一个IEEE单、双精度浮点数的开方运算分别需要15和29周期。同时,文章对目前开方运算所采用的两类主要的算法-逐位循环开方算法和牛顿－莱福森迭代开方算法进行了描述,其中包括数的冗余表示等内容。     

基于SRT算法的单精度浮点除法器

采用VHDL语言,在FPGA上实现了单精度浮点除法器的设计,通过采用SRT算法、SD表示法、常数比较法以及飞速转换法,进一步提高电路的运算速度。使用NC-sim和Maxplus2仿真软件进行前仿真和后仿真,使用Synplify进行逻辑综合,采用EPF10K40RC208-3芯片,对除法器进行了仿真。     

一种快速SIMD浮点乘加器的设计与实现

本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz。结果表明,相比文献[3]中经典的低延迟乘加结构,在相同综合条件下性能提升了17.89%,面积增加了6.61%,功耗降低了25.08%。     

一种基于SRT-8算法的SIMD浮点除法器的设计与实现

在科学计算、数字信号处理、通信和图像处理等应用中,除法运算是常用的基本操作之一。基于SRT 8除法算法,设计一个SIMD结构的IEEE 754标准浮点除法器,在同一硬件平台上能够实现双精度浮点除法和两个并行的单精度浮点除法。通过优化SRT 8迭代除法结构,提出商选择和余数加法的并行处理,并采用商数字存储技术降低迭代除法的计算延时,提高频率。同时,采用复用策略减少硬件资源开销,节省面积。实验表明,在40nm工艺下,本设计综合cell面积为18601.9681 μm2,运行频率可达2.5GHz,相对传统的SRT 8实现关键延迟减少了23.81%。     

基于FPGA的开方运算实现

开方运算作为数字信号处理(DSP)领域内的一种基本运算,其基于现场可编程门列阵(FPGA)的工程实现具有较高的难度.本文分析比较了实现开方运算的牛顿-莱福森算法、逐次逼近算法、非冗余开方算法3种算法,并给出了基于FPGA的开方器的实现方法,同时对逐次逼近算法、非冗余开方算法和IP_core的性价比进行了分析比较.     

高性能浮点除法和开方的设计与实现

在基于现场可编程门阵列（FPGA）的设计中,低延时、高吞吐量、小面积是3个主要考虑因素。针对以上因素,提出不同基数SRT浮点除法和开方算法,设计基于Virtex—IIproFPGA的可变位宽浮点除法和开方的3种实现方案,包括小面积的迭代实现、低延时的阵列实现和高吞吐量的流水实现。实验结果表明,对于浮点除法和开方算法的流水实现,在综合面积符合要求的基础上,实现频率最高分别可达到180MHz和200MHz以上,证明了该实现方案的有效I陛。     

Cortex-M3内核浮点型运算的研究与实现

通过分析Cortex-M3内核的结构与浮点型格式,充分利用Cortex-M3内核中的分支预测、单周期乘法、硬件除法等众多功能强大的特性,使用Thumb-2指令集实现了单精度浮点型的加、减、乘、除与比较运算,并给出了加减法运算的流程图和除法运算的源程序.     

一种快速的浮点乘法器结构

一种支持IEEE754浮点标准的全流水结构的浮点乘法器被提出．在该浮点乘法器中，提出一种新型的双路浮点乘法结构．这种结构相比于全规模乘法器，在不增加面积的前提下，缩短乘法树关键路径延迟13．6％，提高了乘法器的执行频率．这种乘法器有3个周期的延迟，每个周期能接收一条单精度或双精度浮点乘法指令．使用FPGA进行验证，并使用标准单元实现．采用0．18μm的静态CMOS工艺，执行频率为384MHz，面积为732902．25μm^2．在相同工艺条件下，将这种结构与其他乘法器结构进行比较，结果表明这种结构是有效的．     

乘除法和开方运算的FPGA串行实现

高精度的乘除法和开方等数学运算在FPGA实现中往往要消耗大量专用乘法器和逻辑资源.在资源敏感而计算时延要求较低的应用中,以处理时间换取资源的串行运算方法具有广泛的应用价值.本文即给出了采用递推结构的乘除法和开方运算的串行实现方法,该方法具有占用硬件资源少,实现简单的特点.     

一种基于牛顿迭代的快速收敛指数算法的设计与实现

针对IEEE-754标准浮点指数运算的要求,通过对现有的几种指数运算硬件实现方法的分析,结合牛顿迭代原理推导出一种新的按指数速度收敛的算法,并用Verilog HDL语言实现了一个精度为56位的指数运算单元。该算法通过查表和乘法来实现迭代操作,并通过增加迭代次数来降低查找表的大小。所实现的运算单元采用九级流水线结构,工作频率可以达到200MHz。     

一种用于浮点DSP的流水线结构DMA设计

本文提出了一种用于32位浮点DSP处理器的改进型DMA结构.采用两级数据流水线结构,外设与内部存储器的数据传输速率比原来提高了一倍.使用verilog HDL语言对其进行编码和仿真,仿真结果表明工作频率达到250MHz以上,满足设计要求.     

一种定浮点合并的FALU设计与实现

算术逻辑单元(ALU)是现代通用处理器和DSP处理器的核心功能部件。设计了一种定浮点合并的FALU,通过结合使用功能单元复用技术、操作数隔离技术和旁路技术,理论上能有效减少芯片的面积,降低芯片的功耗。FALU能实现21种指令,仿真验证显示其功能完全正确。     

基于FPGA的整数开方运算

在使用FPGA作为控制芯片对发电机进行控制时,发电机的三相电压有效值计算涉及到开方运算。若要在FPGA上实现某个数的开方运算,QuartusII提供了开方模块altfp_sqrt,但是这个模块有严格的使用要求,要求用户输入的被开方数是IEEE754标准浮点数,altfp_sqrt模块的输出结果也是IEEE754标准浮点数。这种浮点数不便于用户使用和阅读。用VHDL语言提出了一种基于FPGA的整数转换为IEEE754标准浮点数的方法,同时也提出了基于FPGA的IEEE754标准浮点数转化为整数的方法,应用这两种方法再结合Quartus II提供的altfp_sqrt模块实现了对整数的开方运算。以Quartus II为软件工具,以Cyclone II系列的EP2C8Q208C8为硬件平台,在发电机控制应用中对方法的正确性给予了证明。     

一种关于浮点乘加的测试方法

目前浮点乘加部件的算法研究和实现已成为高性能微处理器研究的热点之一,对其进行测试也显得尤为重要和必要。论文介绍了一种浮点乘加的测试方法,并从特殊值和随机数两个角度进行测试。     

基于Microblaze处理器的浮点内积运算设计

浮点内积运算在信号处理与图像处理中有着广泛的应用,本文利用软核处理器灵活性和可扩展性的特点,介绍了基于Microblaze处理器的浮点内积运算结构,设计采用IEEE-754双精度浮点数,通过对DSA电路改进设计出了适合于内积运算的累加电路结构。通过EDK设计平台,在SOPC系统中把内积运算单元通过FSL总线挂载到Microblaze软核处理器上,实现了硬件单元的调用。     

一种基于开方检验的特征选择方法

开方检验是目前文本分类中一种常用的特征选择方法.该方法仅关注词语和类别间的关系,而没有考虑词与词之间的关联,因此选择出的特征集具有较大的冗余度.定义了词语的“剩余互信息”概念,提出了对开方检验的选择结果进行优化的方法.使用该方法可以得到既有很强表征性又有很高独立性的特征集.实验表明,该方法表现良好.     

处理器中的浮点除法和平方根运算算法

硬件设计中发展了许多除法运算算法，各算法在商收敛性速度、基本硬件单元和数学公式等许多方面均不相同。通过对现在较流行的浮点除法和平方根运算算法进行介绍，分析各浮点除法和平方根运算算法的思路和适合的不同场合，比较各自的优缺点。举例说明LSFT32处理器中浮点除法算法的选择。只有当算法的思路及其特点与运算器的结构相匹配时才能充分发挥速度和规模的优势，所选用的算法才是有意义的。     

快速开方算法在微控制器上的实现

介绍了两种微控制器快速开方算法:改进牛顿-拉夫逊算法和模拟手算开方算法。前者是以牛顿-拉夫逊算法为基础的一种改进算法;后者是模拟手算开方过程实现开方的微控制器算法,这两种算法都具有较高的开方速度和计算精度。笔者以32位数开方为例,详细介绍了这两种算法用汇编语言实现的过程,并给出算法实现的流程图,最后根据两种算法的特点和实际运算时间,总结了两种算法的优缺点。