衬底浮空N 环高压器件新结构与击穿电压模型

提出带有衬底重掺杂N 环的高压器件新结构,称为FR LDMOS。在衬底中引入高掺杂N 环,漏极偏压由环结和漂移区主结分担,降低了主结电场,纵向击穿特性获得显著改善。基于柱坐标Poisson方程,建立击穿电压模型。结果表明：FR LDMOS较常规器件击穿电压提高56%。     

带N型浮空岛的新型LDMOS

为了解决薄外延横向功率器件的纵向耐压问题,提出了一种带有N型浮空岛的新型LDMOS。与传统LDMOS不同,该结构在漏端下方的衬底耗尽层内加入多个纵向排列的N型浮空岛,扩展了衬底的耗尽层,降低了漏端下方的高电场,在纵向引入新的峰值电场,优化了器件的横向和纵向电场分布,大幅提高了器件的击穿电压。利用Sentaurus TCAD软件对新结构进行了仿真。结果表明,漂移区长度均为80 μm时,新结构的击穿电压为964 V,比相同漂移区长度下的传统LDMOS提高了113.7%,优值为1.01 MW·cm-2,比传统LDMOS提高了211%。     

表面注入D-RESURF器件耐压模型

建立表面注入双重降低表面电场(D-RESURF)结构击穿电压模型。D-RESURF器件在衬底纵向电场和Pb区附加电场的影响下,漂移区电荷共享效应增强,优化漂移区掺杂浓度增大,器件导通电阻降低。分析漂移区浓度和厚度对击穿电压的影响,获得改善击穿电压和导通电阻折中关系的途径。在满足最优表面电场和完全耗尽条件下,导出吻合较好的二维RESURF判据。在理论的指导下,成功研制出900 V的D-RESURF高压器件。     

埋层深度对Triple-RESURF LDMOS纵向电场和击穿电压的影响

研究了P埋层深度对体硅 Triple-RESURF LDMOS纵向电场和击穿电压的影响。分析表明,当P型埋层靠近器件表面时,纵向电场平均值较小,击穿电压较低;当P型埋层靠近衬底时,优化漂移区浓度较低,器件比导通电阻较大;当P型埋层位于漂移区中部时,器件的BV2/Rs,on设计优值最大。指出了P型埋层在漂移区不同区域时击穿点的位置,以及对应的漂移区浓度取值范围,为横向高压Triple-RESURF LDMOS的设计提供了参考。     

一种RESURF效应增强的高压低阻槽型SOI LDMOS

本文提出一种RESURF效应增强（Enhanced RESURF Effect）的高压低阻SOI LDMOS（ER-LDMOS）新结构,并研究其工作机理。ER-LDMOS的主要特征是：漂移区中具有氧化物槽;氧化物槽靠近体区一侧具有P条;氧化物槽下方的N型漂移区中具有埋P层。首先,从体区延伸到氧化物槽底部的P条,不仅起到纵向结终端扩展的作用,而且具有纵向RESURF效果,此二者都优化体内电场分布且提高漂移区掺杂浓度;其次,埋P层在漂移区中形成triple RESURF效果,能够进一步优化体内电场并降低导通电阻;第三,漂移区中的氧化物槽沿纵向折叠漂移区,减小了器件元胞尺寸,进一步降低比导通电阻;第四,P条、埋P层、氧化物槽和埋氧层对N型漂移区形成多维耗尽作用,实现增强的RESURF效应,可达到提高漂移区掺杂浓度与优化电场分布的目的,从而降低导通电阻且提高器件耐压。仿真结果表明,在相同的器件尺寸参数下,与常规槽型SOI LDMOS相比,ER-LDMOS击穿电压提高67%,比导通电阻降低91%。     

全耗尽型浮空埋层LDMOS的耐压特性

提出了一种新的全耗尽型浮空埋层LDMOS(FB-LDMOS)结构.全耗尽n型埋层在器件的体内产生新的电场,该电场调制了漂移区电场,使得在降低漂移区漏端电场的同时提高了源侧和中部电场REBULF效应.分析了埋层的浓度、厚度、长度等对器件击穿电压的影响.借助二维仿真软件MEDICI,该新结构的击穿电压由传统LDMOS的585.8V提高到886.9V,提高了51.4%.     

全耗尽型浮空埋层LDMOS的耐压特性

提出了一种新的全耗尽型浮空埋层LDMOS(FB-LDMOS)结构.全耗尽n型埋层在器件的体内产生新的电场,该电场调制了漂移区电场,使得在降低漂移区漏端电场的同时提高了源侧和中部电场REBULF效应.分析了埋层的浓度、厚度、长度等对器件击穿电压的影响.借助二维仿真软件MEDICI,该新结构的击穿电压由传统LDMOS的585.8V提高到886.9V,提高了51.4%.     

阶梯掺杂薄漂移区RESURF LDMOS耐压模型

提出硅基阶梯掺杂薄漂移区RESURF LDMOS耐压解析模型.通过分区求解二维Poisson方程,获得阶梯掺杂薄漂移区的二维表面电场和击穿电压的解析表达式.借助此模型研究击穿电压与器件结构参数的关系,其解析与数值结果吻合较好.结果表明:在导通电阻相近情况下,阶梯掺杂漂移区LDMOS较均匀漂移区的击穿电压提高约20%,改善了击穿电压和导通电阻的折衷关系.     

阶梯掺杂薄漂移区RESURF LDMOS耐压模型

提出硅基阶梯掺杂薄漂移区RESURF LDMOS耐压解析模型.通过分区求解二维Poisson方程,获得阶梯掺杂薄漂移区的二维表面电场和击穿电压的解析表达式.借助此模型研究击穿电压与器件结构参数的关系,其解析与数值结果吻合较好.结果表明:在导通电阻相近情况下,阶梯掺杂漂移区LDMOS较均匀漂移区的击穿电压提高约20%,改善了击穿电压和导通电阻的折衷关系.     

体硅Double RESURF器件表面电场解析模型及优化设计

提出了体硅double RESURF器件的表面电场和电势的解析模型.基于分区求解二维Poisson方程,获得double RESURF表面电场的解析表达式.借助此模型,研究了p-top区的结深,掺杂浓度和位置,漂移区的厚度和掺杂浓度,及衬底浓度对表面电场的影响;计算了漂移区长度,掺杂浓度和击穿电压的关系.从理论上揭示了获得最大击穿电压的条件.解析结果、验证结果和数值结果吻合良好.     

高k介质阶梯变宽度SOI LDMOS

本文提出了一种具有高k介质阶梯变宽度结构的新型的SOI LDMOS器件,该器件通过在漂移区内引入介质区域使得漂移区的宽度呈阶梯变化.借助三维器件仿真软件DAVINCI对其势场分布及耐压特性进行了深入分析.首先,阶梯变宽度结构能够在漂移区内引入新的电场峰值来优化势场分布,提高击穿电压.其次,采用高k材料作为侧壁介质区域可以进一步优化漂移区内势场分布,并提高漂移区浓度来降低导通电阻.结果表明,与常规结构相比,新器件的击穿电压可提高42%,导通电阻可降低37.5%,其FOM优值是常规器件的3.2倍.     

具有n+浮空层的体电场降低LDMOS结构耐压分析

针对薄外延横向功率集成技术的发展,提出一种降低体内电场REBULF(REduced BULk Field)的新耐压技术,并设计了一例具有n 浮空层的REBULF LDMOS新结构.新耐压机理是通过嵌入在高阻衬底中的n 浮空层的等电位调制作用,提高源端体内低电场而降低漏端体内高电场使纵向电场重新分配,同时使衬底耐压提高.借助二维数值分析,验证了满足REBULF的条件为n 层的位置与衬底浓度的乘积不大于1×1012cm-2;在保证低的比导通电阻条件下,新结构较传统LDMOS结构击穿电压可提高75%以上.     

A novel partial-SOI LDMOSFET (>800 V) with n-type floating buried layer in substrate

In this paper, a novel high voltage lateral double diffused metal–oxide–semiconductor (LDMOS) field effect transistor based on partial silicon-on-insulator (PSOI) technology is proposed and investigated based on the numerical simulations. The structure is characterized by an n-type floating buried layer (NFBL) in the substrate under the silicon window near the drain. The buried layer in the substrate modulates the lateral and vertical electric field, which results in the electric field of the drift region distributed uniformly. Therefore, the breakdown voltage (BV) of the device is significantly improved. The influences of the key parameters on device performance of the proposed structure are discussed. Moreover, the self-heating effect (SHE) is greatly alleviated duo to the silicon window helps thermal conduction to the substrate, which improved the reliability of device application.     

700V折叠漂移区高压器件新结构

A new high-voltage LDMOS with folded drift region(FDR LDMOS) is proposed. The drift region is folded by introducing the interdigital oxide layer in the Si active layer, the result of which is that the effective length of the drift region is increased significantly. The breakdown characteristic has been improved by the shielding effect of the electric field from the holes accumulated in the surface of the device and the buried oxide layer. The numerical results indicate that the breakdown voltage of 700 V is obtained in the proposed device in comparison to 300 V of conventional LDMOS, while maintaining low on-resistance.     

漂移区纵向线性掺杂的SOI高压器件研究

随着SOI层厚度的变化,当SOI层的厚度为2μm时,SOI LDMOS器件具有一个最佳的击穿电压.如果漂移区纵向的杂质浓度为线性分布,那么它的纵向电场就会为一个常数,击穿电压会达到最大值,而这种杂质浓度线性分布的漂移区可以通过热扩散得到.采用这种方法制得的SOI LDMOS的纵向击穿电压提高了43%,导通电阻降低了24%,这是因为它的表面浓度更高.     

非均匀厚度漂移区SOI高压器件及其优化设计

提出非均匀厚度漂移区SOI高压器件新结构及其优化设计方法. 非均匀厚度漂移区调制SOI层的电场并增强埋层电场,从而提高器件击穿电压. 考虑到这种调制效应,提出解析模型用以优化设计该新器件的结构参数. 借助解析模型,研究了电场分布和器件击穿电压与结构参数的关系. 数值仿真证实了解析模型的正确性. 具有3阶梯的非均匀厚度漂移区SOI器件耐压为常规结构SOI器件的2倍,且保持较低的导通电阻.     

非均匀厚度漂移区SOI高压器件及其优化设计

提出非均匀厚度漂移区SOl高压器件新结构及其优化设计方法.非均匀厚度漂移区调制SOI层的电场并增强埋层电场,从而 提高器件击穿电压.考虑到这种调制效应.提出解析模型用以优化设计该新器件的结构参数.借助解析模型,研究了电场分布和器件击穿电压与结构参数的关系.数值仿真'证实了解析模型的正确性.具有3阶梯的非均匀厚度漂移区SOl器件耐压为常规结构SOl器件的2倍,且保持较低的导通电阻.     

A novel high voltage lateral double diffused metal oxide semiconductor (LDMOS) device with a U-shaped buried oxide feature

A novel U-shape buried oxide lateral double diffused metal oxide semiconductor (LDMOS) is reported in this paper. The proposed structure features ionized charges in both sides of dielectric between source and gate region to enhance the breakdown voltage. The dielectric between drain and drift region affects on the breakdown voltage by adding a new peak in the electric field profile. Two dimensional simulation with a commercial software tool predicts significantly improved performance of the proposed device as compared to conventional LDMOS structures.