数字信号处理器中10端口高速寄存器文件设计

本文采用1P2M0.35滋m的N阱CMOS工艺,设计了一种用于数字信号处理器的10端口高速32×64位寄存器文件。寄存器文件中设计了写优先级比较机制和读写直通机制,避免不同数据源在同一周期内对同一寄存器的写冲突,保持读写数据的一致性。同时还设计了一种高速低功耗的电流灵敏运放读操作电路。仿真结果表明室温下,电源电压为3.3V时,寄存器文件的工作频率可以达到300MHz。     

一种500MHz32×32bit高速五端口CMOS寄存器堆

采用0.35μm CMOS工艺,实现了一个500MHz、32×32bit的高速五端口寄存器堆.它可以同时进行二个写操作和三个读操作,并且在同一时钟周期完成先写后读.在电流工作方式下,通过设计优化的存储单元、新型高速电流灵敏放大器以及一种灵敏放大器控制信号产生电路,提高了寄存器堆的读取速度.另外还采用了TSPC(true single-phase clock)-D触发器等高速技术来进一步加快读取速度,电路仿真结果表明该寄存器堆的读取时间为1.85ns.     

一种500MHz32×32bit高速五端口CMOS寄存器堆

采用0.35μm CMOS工艺,实现了一个500MHz、32×32bit的高速五端口寄存器堆.它可以同时进行二个写操作和三个读操作,并且在同一时钟周期完成先写后读.在电流工作方式下,通过设计优化的存储单元、新型高速电流灵敏放大器以及一种灵敏放大器控制信号产生电路,提高了寄存器堆的读取速度.另外还采用了TSPC(true single-phase clock)-D触发器等高速技术来进一步加快读取速度,电路仿真结果表明该寄存器堆的读取时间为1.85ns.     

面向寄存器的流水线处理器建模及验证方法

提出了一种新的流水线处理器功能的验证方法,这种方法的主要思想是通过验证流水线处理器中所有寄存器的功能来验证处理器的功能.流水线处理器绝大部分是由同步电路组成的,同步电路的状态则完全由寄存器的状态决定,因此如果能够保证每个寄存器功能正确就可以保证整个同步电路功能正确.对于流水线处理器来说,寄存器状态的变迁是由处理器的原始输入和寄存器本身状态决定的.原始输入包括控制信号(如复位信号)和数据输入(如指令输入).如果把对每个寄存器的赋值操作转换成对控制信号和数据输入的操作,就可以生成一个验证序列,这个序列包括每个时钟周期控制信号和数据输入的值.有了这个序列就可以把目标设计和参考模型进行结果比较,从而验证目标设计功能是否正确.同时这种方法也便于调试.     

一种新的减少媒体处理器中寄存器文件复杂度的方法

寄存器文件被广泛地应用于最新的DSP和媒体处理器的设计,为了能够减小处理器所开销的芯片面积、功耗以及体系结构的复杂度,必须合理设计寄存器文件结构.本文通过对现行采用的几种寄存器文件结构的分析对比,提出了一种新的独立寄存器文件单元结构,即将寄存器文件作为一个流水级单元,并且通过编译器静态调度的方法实现了寄存器文件端口数的减少以及旁路电路的简化.从实验的结果可以看出,这种结构不仅能满足媒体处理器的目标要求,而且对VLIW结构的媒体处理器有重要的意义.     

软硬件协同减少媒体处理器中寄存器文件写次数的方法

在嵌入式系统的应用中,程序代码中存在着相当多的局部变量,这些局部变量的使用范围(生存期)通常都很小.相关指令在流水中需要局部变量的值可以直接从旁路逻辑中得到,并在流水中完成局部变量值的全部使用.对这种局部变量就没有必要将流水输出结果写回寄存器文件,以减少对寄存器文件(RF)的读写操作次数,从而降低对寄存器文件端口的读写要求.决定是否将结果写回寄存器文件的关键的是要确定寄存器的生存期以及流水中旁路逻辑的情况,本文根据所设计的媒体处理器提出了一种确定程序代码中寄存器生存期的算法,并通过指令编码实现对硬件结构的使能控制,即对流水输出结果写回寄存器文件的控制.软件仿真结果表明,对DSP中不同的应用程序平均可以减少94%的寄存器文件写次数.     

数字信号处理器分布式寄存器的写回设计

针对分布式寄存器文件应用于高性能超长指令字（VLIW）数字信号处理器而造成的分支流水线与写回控制信号的同步问题,提出了一种面向分布式本地寄存器文件的写回策略。其中包括指令执行周期的产生,写回信号缓存以及写回控制单元。采用了面积功耗性能评估方法,结果证明了该策略能充分发挥分布式寄存器文件在功耗方面的优势,相对于运用集中式寄存器文件可以减少50％的功耗,同时对于传统流水线写回控制方法可以节省60％的面积开销。     

基于周期粒度的级间寄存器备份机制

单粒子翻转是空间环境下微处理器发生异常的重要诱因之一,随着集成电路特征尺寸的缩小,单粒子翻转不仅会引发单位错误,还会引发大量的多位错误,如何有效解决处理器所面临的多位故障是容错处理器设计面临的新挑战.本文提出了一种基于周期粒度的级间寄存器备份机制的容错方法,采用双流水线冗余结构,通过比较器对比两条流水线的级间寄存器以检测单粒子故障;以周期粒度对级间寄存器的内容进行备份,当检测到单粒子故障时,使用2个周期对流水线进行恢复;为避免脏数据流出流水线,在数据缓存和寄存器堆的入口设置写缓冲,通过延迟写入保证信息可靠性.本文基于实际的SPARC V8结构处理器,对提出的方法进行了具体实现,在实验平台上进行了仿真,仿真结果显示,本文提出的容错方法能够以一定的面积开销实现对SEU、SET、和MBU故障容错,加固处理器的主频最高可以提升70%.     

嵌入式机器视觉系统中ARM与DSP的数据通信方法

为了在嵌入式机器视觉系统中实现ARM处理器S3C2440与DSP处理器TMS320C5402之间的实时数据通信,设计出一种基于主机接口HPI的数据通信方法.阐述了嵌入式机器视觉系统的总体方案,设计了协处理器DSP的HPI接口与ARM主机之间连接的硬件电路,详细描述并分析了HPI的工作原理和各寄存器的作用,给出基于Linux操作系统的驱动程序.实际应用表明,该方法完全能够实现ARM主机实时地读/写DSP处理器内各存储单元的数据,速度可达10 MB/s,满足了嵌入式机器视觉系统的实时性要求.     

一种高速低功耗多端口寄存器堆的设计

通过使用特殊的存储单元,减小工作电流,设计了一种32×32 bit的1写8读9端口寄存器堆,读操作位线和写操作位线都实现了低摆幅,结合使用自复位地址译码电路、门限时钟和优化的时序控制电路等,实现了高速和低功耗的目标,并用SMIC 0.18μm工艺设计了全定制版图.在1.8V工作电压下用Hspice进行版图后仿真结果显示,写入时间为1.7ns,读取时间为1.32ns,时钟频率为500MHz时,9个端口同时工作的最大功耗为70 mW.