基于多维立方体的正则表达式匹配算法

针对特定条件下含有“.*”的正则表达式规则相互作用产生的状态爆炸问题,本文提出一种基于多维立方体的确定性有限自动机（Deterministic Finite Automaton,DFA）结构,将冗余状态按维度划分并压缩,并设计相应的多维立方体确定性有限自动机（Multi-Dimension-Cube-DFA,M-D-Cube-DFA）算法,通过构造动态交点的方法实现等价的状态转移.理论分析和仿真实验表明,与DFA算法相比,在维持时间复杂度不变的基础上对状态数目和存储空间进行了对数级别压缩.     

基于状态约束的大规模正则表达式匹配算法

通过观察不确定有限自动机NFA到确定性有限自动机DFA的转化过程,分析内存增长的原因,提出了一种基于状态间约束关系的正则表达式匹配算法Group2-DFA。Group2-DFA通过两级分组,利用状态间的约束关系,将原始NFA转化为NFA和DFA的混合结构。实验表明,在保持一定处理速率的前提下,Group2-DFA能够有效地减少内存占用。在300条规则下,Group2-DFA吞吐率能够达到1Gbps,并且减少约75%的状态数。     

基于TCAM的低能耗正则表达式匹配算法

提出一种基于字符索引的正则表达式匹配算法,对确定型有限自动机（DFA, deterministic finite automaton）的字母表和状态进行分离存储,构建字符索引,减少匹配时激活的TCAM块数,显著降低TCAM能耗。实验结果表明：与DFA相比,基于字符索引的DFA（CIDFA, character-indexed DFA）在能耗上平均减少了92.7%,在存储空间开销上平均减少了32.0%,在吞吐量上平均提高了57.9%。     

一种基于智能有限自动机的正则表达式匹配算法

本文提出了一种基于智能有限自动机(Smart Finite Automaton,SFA)的正则表达式匹配算法,在XFA的分支迁移边上增加额外的判断操作指令,消除XFA的回退迁移边,避免不必要的状态迁移操作.实验结果表明,SFA提高了正则表达式匹配的时空效率,与XFA相比,在存储空间开销上减少了44.1％,在存储器访问次数上减少了69.1％.     

一种基于FPGA压缩DFA的高速正则表达式匹配算法

正则表达式匹配技术在网络应用中面临两方面的制约,一方面,复杂或大规模规则导致DFA存储空间急剧膨胀,现有的内存容量难以支撑;另一方面,传统计算机架构的DFA处理能力有限,很难满足高速网络流的线速处理需求。因此,提出一种基于FPGA使用改进游程编码压缩DFA的高速正则表达式匹配算法。实现了基于改进游程编码的DFA引擎架构、分组存储与多路并行比较器技术。该算法不仅具有游程编码的压缩效果,而且压缩后的DFA实现一次状态转移只需2个时钟周期。     

基于规则模板的正则表达式分组算法

采用规则分组的方法解决确定型有限自动机(Deterministic Finite Automata,DFA)状态爆炸问题,随着分组数目的增加,匹配效率大大降低.本文提出正则表达式的输入驱动特性理论,并基于此提出了基于规则模板的分组算法——模板有限自动机.模板有限自动机算法基于规则模板对规则集进行分组,各分组分别构建匹配引擎.理论分析和实验表明,与典型的DFA改进算法相比,预处理时间和存储空间有2～3个数量级别的缩减,且匹配效率没有明显降低.     

基于硬件的快速正则表达式匹配方法

网络应用中基于正则表达式特殊模式识别技术是比较新颖的一门学科。基于NFA的方法速率较慢，而基于DFA的执行算法会耗费大量的存储空间。文中提出一种分组模式处理方法，将序列庞大的正则表达式编译为少量的DFA，然后利用多核处理器来并行地处理分组模式，在不明显增加内存耗费的情形之下增加了正则表达式的匹配速率。     

基于FPGA的正则表达式匹配引擎设计

为了提高硬件正则表达式匹配引擎的吞吐率和状态信息存储效率,设计了一种可以多字节并行处理的正则表达式匹配结构,引入了"失效状态"的概念,并且结合Bloom Filter的思想,对状态机进行了过滤和分类匹配。最后在FPGA上进行了验证和测试,结果表明,该匹配引擎有效节约了状态信息存储所需的空间,提高了正则表达式的匹配速率。     

运动估计块匹配两级搜索算法

根据视频图像相邻块在空间上具有很大的相关性,吸收了矢量预测块匹配的核心思想,提出一种两级块匹配运动估计算法,在第一级中,首先根据矢量预测确定一个小区域,然后在此区域内进行快速搜索,如果在第一级中没有搜索到匹配块则进行第二级搜索,该算法可大大提高搜索速度.     

基于正则表达式的通用应用层协议解析技术

面对当前网络的复杂性和异构性,设计了一种基于正则表达式的通用应用层协议解析方案。为满足应用层协议解析的实时性,采用基于DFA的正则表达式匹配引擎,并利用DFA分组算法,避免了DFA状态数的指数级增长。实验表明此方案具有较高的实时性和正确率。     

A low-voltage sense amplifier with two-stage operational amplifier clamping for flash memory

A low-voltage sense amplifier with reference current generator utilizing two-stage operational amplifier clamp structure for flash memory is presented in this paper, capable of operating with minimum supply voltage at 1 V. A new reference current generation circuit composed of a reference cell and a two-stage operational amplifier clamping the drain pole of the reference cell is used to generate the reference current, which avoids the threshold limitation caused by current mirror transistor in the traditional sense amplifier. A novel reference voltage generation circuit using dummy bit-line structure without pull-down current is also adopted, which not only improves the sense window enhancing read precision but also saves power consumption. The sense amplifier was implemented in a flash realized in 90 nm flash technology. Experimental results show the access time is 14.7 ns with power supply of 1.2 V and slow corner at 125 ℃.     

定序窗口布尔表达式匹配技术研究

提出了布尔表达式匹配技术，给出了算法框架，在此框架上实现了2种常用的实现方式；为了进一步增加布尔表达式的描述功能，增加了定序和窗口2个限制条件，提出了BitCount_OWBE算法，通过理论分析和实验数据证明该算法在多数情况下仍然可以达到原先的性能，从而很好地解决了上万规模的复杂规则匹配问题。     

一种压缩DFA的高效FPGA实现

目前,面向网络流实时处理的正则表达式匹配技术面临两方面的挑战:一方面,复杂或大规模规则集会导致DFA存储空间爆炸的问题;另一方面,传统计算机的串行DFA匹配技术很难满足对高速主干网的线速深度包检测。本文提出了一个基于改进游程编码的DFA压缩算法,并在FPGA上高效实现了该压缩DFA的匹配引擎。测试结果表明规则集的单个DFA的吞吐率均大于800Mbps,在FPGA块内存最大利用率情况下的理论最大吞吐率达到49.5Gbps。