深亚微米ASIC:系统设计不可或缺的技术

要想充分利用深亚微米ASIC的全部速度和复杂性,就需要知道IC物理性质是如何变化的,并要知道如何去选择能使你达到深亚微米ASIC功能的设计工具。     

深亚微米ASIC设计中的静态时序分析

随着集成电路的飞速发展,芯片能否进行全面成功的静态时序分析已成为其保证是否能正常工作的关键.描述了静态时序分析的原理,并以准同步数字系列(PDH)传输系统中16路E1 EoPDH(ethemet over PDH)转换器芯片为例,详细介绍了针对时钟定义、端口约束等关键问题的时序约束策略.结果表明,静态时序分析对该芯片的时序收敛进行了很好的验证.     

深亚微米下ASIC后端设计及实例

本文通过对传统大规模集成电路设计流程的优化,得到了更适合于深亚微米工艺集成电路的后端设计流程,详细介绍了包括初步综合、自定义负载线的生成、版图规划、时钟树综合、静态时序分析等,并通过前端和后端设计的相互协作对大规模集成电路进行反复优化以实现设计更优。并基于ARTISAN标准单元库,以PLL频率综合器中可编程分频器为例,在TSMC0.18μmCMOS工艺下进行了后端设计,最后给出了可编程分频器的后仿真结果、芯片照片和测试结果,芯片内核面积1360.5μm2,测试结果表明设计符合要求。     

一款深亚微米ASIC芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使芯片版图设计师需深入介入物理设计,选用有效的EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题,以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

深亚微米几何尺寸为ASIC设计提出新方法

深亚微米ASIC几何尺寸的不断缩小,引起了互连延迟、非线性和支配设计的许多物理现象。要想成功地设计这种器件,意味着设计者必须与ASIC销售厂商和 EDA工具制造厂密切配合、共同工作。     

找出最佳的ASIC解决方案

兼具结构性与平台性的ASIC电路已经成为了一种中间解决方案,它天衣无缝地填补了FPGA电路与标准单元ASIC电路之间无法衔接的差距。而造成这一不断扩大的差距的背后主因,即不断缩小的制程技术,正成为ASIC和FPGA供应商都乐于采用的技术。     

深亚微米ASIC设计中的时序约束与静态时序分析

在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积、负载等多方面的约束,并自始至终使用这些约束条件来驱动电路设计软件的工作.文中介绍了设计中所需考虑的各种时序约束,并以同步数字系列(SDH)传输系统中8路VC12-VC4 E1映射电路设计为例,详细说明了设计中所采用的时序约束,并通过静态时序分析(STA)方法使电路时序收敛得到了很好的验证.     

昨日线路板,今日ASIC——ASIC市场一览

目前国际上有一种技术趋势,生产整机产品的印制电路板(PCB)正被专用集成电路即ASIC所取代.这是因为电子整机产品更新换代的周期越来越短,新产品更是层出不穷;而电子设计自动化(EDA)技术和半导体微细加工技术的不断进步,推动了A-SIC的飞速发展,逐步形成一代芯片推出一代整机的局面.可以说,一个电子整机产品是否使用了ASIC芯片是衡量其先进性的重要标志之一,同时也是该产品是否具有市场竞争力的重要条件.一、ASIC市场概况1.ASIC在全球的发展状况纵观国际上ASIC产量最大的公司,无不是电子整机领域巨子.如1994     

瑞萨科技采用Synopsys VCS解决方案和VMM方法论

瑞萨科技采用了Synopsys的VCS功能验证解决方案开发复杂的SoC,并选定了VMM方法集,即Verification Methodology Manual(VMM) for System Verilog,用于验证其重要的SuperHyway总线片上互连架构。     

SYNPLICITY宣布推出突破性ASIC验证解决方案

支持TotalRecall技术的Identify Pro软件为基于FPGA的ASIC原型设计提供了完全可视化半导体设计与验证软件供应商     

采用可编程ASIC仿真UART 16550

文章在介绍了串行通信、可编程ASIC和VHDL语言之后 ,着重讨论了如何使用可编程ASIC仿真实现UART 16550芯片 ,详细阐述了各个模块的流程、结构与设计细节。     

TLP应力下深亚微米GGNMOSFET特性的仿真

对TLP(传输线脉冲)应力下深亚微米GGNMOS器件的特性和失效机理进行了仿真研究.分析表明,在TLP应力下,栅串接电阻减小了保护结构漏端的峰值电压;栅漏交迭区电容的存在使得脉冲上升沿加强了栅漏交叠区的电场,栅氧化层电场随着TLP应力的上升沿减小而不断增大,这会导致栅氧化层的提前击穿.仿真显示,栅漏交迭区的电容和栅串接电阻对GGNMOS保护器件的开启特性和ESD耐压的影响是巨大的.该工作为以后的TLP测试和标准化提供了依据和参考.     

TLP应力下深亚微米GGNMOSFET特性的仿真

对TLP(传输线脉冲)应力下深亚微米GGNMOS器件的特性和失效机理进行了仿真研究. 分析表明，在TLP应力下，栅串接电阻减小了保护结构漏端的峰值电压；栅漏交迭区电容的存在使得脉冲上升沿加强了栅漏交叠区的电场，栅氧化层电场随着TLP应力的上升沿减小而不断增大，这会导致栅氧化层的提前击穿. 仿真显示，栅漏交迭区的电容和栅串接电阻对GGNMOS保护器件的开启特性和ESD耐压的影响是巨大的. 该工作为以后的TLP测试和标准化提供了依据和参考.     

安森美：专注消费医疗ASIC解决方案

在医疗设备行业持续发展的背景下,消费类医疗设备趋向增加“智能”及数据存储能力,便携性也更强,同时无线／连接型医疗设备也有利于实现方便的长期病人监测,此外,最新的人体区域网络也在不断兴起。这使得应用于医疗市场的半导体产品趋向更高集成度、小型化、高能效、采用标准元器件及嵌入无线功能。     

结构化ASIC——HardCopyⅡ问世

Altera公司最近推出下一代结构化ASIC方案-Hcrd CopyⅡ系列．包括有5种产品HC210W、HC210、HC220、HC230和HC240，其ASIC门从100万门到220万门。Hard-CopyⅡ器件是业内出众的结构化ASIC，采用了独特的FPGA前端设计方法，构建在新的精细粒度体系结构上．面向低成本设计，使逻辑门密度、性能和低功耗达到了更高的水平。     

深亚微米抗辐射加固设计的SPICE仿真验证方法

由于在抗辐射加固设计(RHBD)中采用了环形栅的版图结构,由此引发了直栅SPICE仿真验证方法对RHBD不适用的问题.通过分析深亚微米工艺技术下环形栅结构的特性,建立了环形栅的有效栅宽长比算法,同时构建了环形栅的SPICE仿真模型,并针对抗辐射加固设计提出了如何有效地提取版图参数网表的策略,从而解决了传统SPICE仿真验证对RHBD不适用的问题,通过有效的仿真验证,确保电路性能,提高设计的可靠性.     

Raphael-深亚微米集成互连参数仿真优化系统

针对超深亚微米层次下的金属互连设计,使用Raphael(集成布线互连)仿真系统完成了互连寄生效应参数的提取。介绍了Raphael仿真系统的主要功能及基本应用,并分析了常规集成布线互连参数模型。采用二层跨越式互连结构,对寄生电阻、电容参数进行了仿真,并得到电流密度的分布结果。这些参数的提取及验证对电路的布局设计是十分重要的。