时钟抖动对ADC性能的影响分析

时钟的孔径抖动是影响ADC动态性能的重要因素。分析了时钟抖动对ADC动态性能的影响,并对时钟抖动与相位噪声的关系进行了论述,给出了时钟抖动与相位噪声之间的换算方法,对于正确选择ADC的采样时钟具有指导意义。     

非常见问题解答 来自ADI公司的电话记录中奇怪但真实的故事

正消除模数转换器的时钟抖动问题:我该如何改进系统时钟或时钟电路以降低抖动?回答:时钟信号上的抖动或噪声只有在ADC时钟输入的阈值附近时,才能影响ADC的时序。提高     

基于AD9516的宽带高动态数字中频系统采样时钟设计与应用

数字中频系统中高速ADC、DAC对采样时钟有着很高的要求,对此设计了一种新的基于AD9516的CDMA2000数字中频系统采样时钟合成方案.本文在提出该数字中频系统硬件方案的基础上,介绍了AD9516芯片及其在本系统中的具体应用,给出了MCU与AD9516数据通信方式和芯片主要寄存器配置内容,且详细分析了时钟相位噪声和时钟抖动的测试方法.最终在对基于此时钟方案制作出来的数字中频系统PCB板仔细调试之后,测试了时钟相噪与抖动以及整个系统SNR,整体指标达到设计要求.     

基于CDCM7005的时钟设计及其在数字中频系统中的应用

高速ADC、DAC对时钟质量的要求越来越高.对此介绍了一种基于时钟同步器与抖动清除器CDCM7005的低抖动时钟设计.并分析了时钟抖动对信噪比的影响及抖动的计算,介绍了在WCDMA数字中频系统中CDCM7005的具体设计应用,引入了SignalTap这种新的测试方法,最后测试了时钟性能,计算了时钟相位噪声、抖动值和ADC的信噪比,整体指标达到设计要求.     

FPGA时钟设计

在FPGA设计中,为了成功地操作,可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压下将导致错误的行为。在设计PLD/FPGA时通常采用如下四种类型时钟：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统包括上述四种时钟类型的任意组合。     

基于FPGA高速并行采样技术的研究

介绍一种基于四通道ADC的高速交错采样设计方法以及在FPGA平台上的实现。着重阐述四通道高速采样时钟的设计与实现、高速数据的同步接收以及采样数据的校正算法。实验及仿真结果表明,同步数据采集的结构设计和预处理算法,能良好抑制并行ADC输出信号因相位偏移、时钟抖动等造成的失配误差。     

采样时钟抖动、相噪与输出SNR关系研究

射频数字化技术是软件无线电接收机理想实现形式,并随着高速、高分辨ADC技术的飞速发展在雷达、通信、电子战领域得到了广泛的应用。由于采样时钟对射频信号的卷积效应和采样折叠效应,采样时钟的性能将直接决定输出信号的SNR。文章对射频数字化采样时钟抖动、相位噪声与输出SNR关系进行了研究、仿真和试验,给出了不同应用场合和需求下时钟对抖动、相位噪声的要求,可用于指导射频数字化采样时钟的设计。     

用于高速流水线ADC的低抖动多相时钟产生电路

设计了一种用于高速流水线ADC的多相时钟产生电路。通过采用一种高灵敏度差分时钟输入结构和时钟接收电路,降低了输入时钟的抖动。该多相时钟产生电路已成功应用于一种12位250MSPS流水线ADC,电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,面积为2.5 mm2。测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 d B,无杂散动态范围(SFDR)为81.17 d B,积分非线性误差(INL)为-0.4~+0.65 LSB,微分非线性误差(DNL)为-0.2~+0.15 LSB,功耗为320 m W。     

时钟抖动对A/D变换器采样性能的影响

时钟抖动时是影响ADC性能指标的重要因素。本文首先给出了时钟抖动和相位噪声的定义,并分析了二者之间的换算关系;然后给出了时钟抖动对A/D变换器的影响;最后结合某工程中的实测数据验证了时钟抖动对A/D变换器性能的影响。     

一种多路可编程高速时钟电路的设计

本文采用博亚20MHz高稳定度晶体振荡器、集成VCO的低相位噪声锁相环时钟芯片LMX2531、高精度时钟扇出器HMC987LP5E和多阶低通滤波器,实现具有低相噪特性的4路并行输出、频率最高为2.5GHz的高速时钟电路的设计。文中给出了多路可编程高速时钟电路系统的原理框图,并详细论述了控制寄存器的参数配置以及初始化顺序过程。该时钟电路已应用于20GSa/s数字示波器的高速ADC采样模块中,实际测试及工程应用均表明,整体指标达到设计要求。     

高速ADC的低抖动时钟设计

本文首先分析了采样时钟抖动对ADC信噪比性能的影响,然后指出产生时种抖动的原因,最后给出了两种实用的低抖动采样时钟产生方案:基于低相位噪声VCO(压控振荡器)的可变采样时钟的产生及基于极低相位噪声温度补偿晶振的非可变采样时钟的产生。     

独立于微处理器的温度控制

在存在大量数据转换器和信号处理芯片的通信系统中，控制时钟噪声是设计工程师的主要难题。设计工程师必须精心地控制接收和发送链路信号的隔离，因为总体系统的成功主要依赖于适当的噪声管理。在过去，要求低相位噪声和低抖动时钟分布的系统在其时钟方案中需要大量独立的倍频器．分频器、扇出缓存器．触发器、延迟线、驱动器和压控振荡器（VCO）。AD951x系列时钟IC在单芯片内集成了许多重要的定时功能，从而可为全部重要信号链路芯片提供低抖动和低相位噪声时钟。     

一种多级的零偏差时钟布线

时钟布线是设计高性能ＶＬＳＩ系统的重要一环。本文提出了一种新的多级零偏差时钟布线算法。首先，我们提出了一种基于加权选择的单级时钟树生成算法，在该算法中，基于均衡原则，对各种时钟汇点的负载电容，各时钟子树的延迟时间以及它们根节点之间的距离进行了综合考虑。     

应用于CMOS图像传感器的高速列级ADC设计

针对CMOS图像传感器的高速化设计提出了一种列级ADC电路,其采用单斜式ADC与TDC结合的方式,通过时钟信号约束比较器输出,在量化的最后一个时钟周期内产生与电压对应的时间差值.利用TDC将该差值转换为相应的数字码并与单斜式ADC的量化结果做差,实现高精度转换的同时显著提高了 ADC的量化速度.基于0.18 μm CM...     

高精度高速A／D转换器时钟稳定电路设计

对高速A/D转换器（ADC）的结构及其时钟稳定电路的设计概念，研究对象进行了介绍，并对用于高速A/D转换器的时钟稳定电路进行了调研，从而提出了一种新的设计方法。     

为您的转换器选择正确的时钟(3)——了解时钟源

本文分析了用于ADC和DAC的时钟/时钟源/时钟驱动器的特点。     

后端实现时几种减小时钟延迟的有效方法

主要探讨在嵌入式芯片后端设计时怎么实现时钟延时最小时钟网络。时钟网络优化的障碍可能来自很多方面,主要包括以下三个方面:不同转换率的输入输出单元,具有大负载电容端口以及来自不同时钟域的时钟网络。针对提出的问题,讨论一般采取的解决方案,优化时钟延时,通过针对性的方法技巧,可以在时钟树自动综合时有效地减少时钟树延时。     

美国国家半导体推出低抖动高精度的时钟调整器

美国国家半导体公司（NS）日前宣布推出一系列共5款高精度时钟调整器，其特点是降低系统时钟噪声，并把时钟分配到各个功能模块。这几款芯片内置美国国家半导体的锁相环路、压控振荡器及高速接口，是业界低抖动的时钟调整器，可为高性能的数据转换及数据处理子系统提供准确的定时功能，适用于无线及有线结构、医疗设备以及测试与测量仪表等产品。     

基于门控时钟的低功耗MCU的设计与实现

文章研究了一种基于门控时钟的低功耗MCU的设计与实现，详细阐述了门控时钟的实现机制，以及为避免引入诱导噪声所采取的措施。经过Power Compiler分析和VCS仿真，使这种基于门控时钟的低功耗MCU在性能几乎没有损失的情况下，降低了5％—15％的功耗，而芯片面积仅增加4％。最后，采用TSMC 0．35um CMOS工艺实现了该低功耗MCU。     

锁相环在处理器时钟设计中的应用

文章先进讲述了锁相环的基本原理以及相关的数学基础，接着介绍了经典锁相环在高性能处理器时钟产生中的应用，并对模拟压控振荡器的类型以及噪声类型及其抑制两方面作了小结，随后介绍了新发展的全数字锁相环在时钟产生的应用，最后总结全文对两种锁相结构性能特征以及锁相技术发展趋势作了介绍。