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本文对深亚微米工艺所引起的集成电路抗静电能力下降的原因和传统保护电路设计的缺陷进行了深入的阐述,从制造工艺、保护电路元件和保护电路结构三方面对深亚微米集成电路中的ESD 保护改进技术进行了详细论述 相似文献
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深亚微米低压CMOS IC的ESD保护方法 总被引:1,自引:0,他引:1
详述了目前用于亚微米CMOSIC的静电放电保护方法,比较了它们各自的特点,并详细阐述了栅耦合PMOS触发/NMOS触发横向可控硅ESD保护电路的工作原理。 相似文献
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A low-voltage triggering silicon-controlled rectifier(LVTSCR),for its high efficiency and low parasitic parameters,has many advantages in ESD protection,especially in ultra-deep sub-micron(UDSM) IC and high frequency applications.In this paper,the impact factors of the snapback characteristics of a LVTSCR and the configuring modes are analyzed and evaluated in detail.These parameters include anode series resistance,gate voltage,structure and size of devices.In addition,a double-trench LVTSCR is presented that can increase the hold-on voltage effectively and offers easy adjustment.Also,its snapback characteristics can obey the ESD design window rule very well.The strategy of ESD protection in a RFIC using a LVTSCR is discussed at the end of the paper. 相似文献
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The characteristics of a low-voltage triggering silicon-controlled rectifier (LVTSCR) under a transmission line pulse (TLP) and the characteristics of high frequency are analyzed. The research results show that the anode series resistance has a significant effect on the key points of the snapback curve. The device characteristics can fit the requirements of a electrostatic discharge (ESD) design window by adjusting the anode series resistance. Furthermore, the set-up time of the ESD has an influence on the turn-on voltage of the LVTSCR. A steep rising edge will cause the turn-on voltage to increase. The parasitic capacitance of the device for different voltage biases and frequencies determines the capacitive impedance, and its accuracy calculation is very important to the ESD design of high frequency circuits. Our research results provide a theoretical basis for the design of an ultra-deep sub-micron (UDSM) LVTSCR structure under ESD stress and the improvement of TLP test technology. 相似文献
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对于工作电压为5 V的集成电路,低压触发可控硅(LVTSCR)的触发电压已能满足ESD保护要求,但其较低的维持电压会导致严重的闩锁效应。为解决闩锁问题,对传统LVTSCR进行了改进,通过在N阱下方增加一个N型重掺杂埋层,使器件触发后的电流流通路径发生改变,降低了衬底内积累的空穴数量,从而抑制了LVTSCR的电导调制效应,增加了维持电压。Sentaurus TCAD仿真结果表明,在不增加额外面积的条件下,改进的LVTSCR将维持电压从2.44 V提高到5.57 V,能够避免5 V工作电压集成电路闩锁效应的发生。 相似文献
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硅控整流器SCR作为晶闸管常用于功率器件,具有再生性和从高阻态到低阻态切换的能力.因此合理设计的SCR能成为非常高效的ESD保护电路.文章介绍了SCR的基本机制,SCR、MLSCR、LVTSCR和SCR组合保护电路的结构,并介绍了具有更好ESD性能的设计和版图. 相似文献
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深亚微米CMOS IC全芯片ESD保护技术 总被引:3,自引:0,他引:3
CMOS工艺发展到深亚微米阶段,芯片的静电放电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效而且可靠的ESD保护措施。基于改进的SCR器件和STFOD结构,本文提出了一种新颖的全芯片ESD保护架构,这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的。 相似文献
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多指条nMOSFET抗ESD设计技术 总被引:2,自引:0,他引:2
利用多指条nMOSFET进行抗ESD设计是提高当前CMOS集成电路抗ESD能力的一个重要手段,本文针对国内某集成电路生产线,利用TLP(Transmission Line Pulse)测试系统,测试分析了其nMOSFET单管在ESD作用下的失效机理,计算了单位面积下单管的抗ESD(Electro Static Discharge)能力,得到了为达到一定抗ESD能力而设计的多指条nMOSFET的面积参数,并给出了要达到4000V抗ESD能力时保护管的最小面积,最后通过ESDS试验进行了分析和验证。 相似文献
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多电源和多地的片上ESD保护 总被引:3,自引:0,他引:3
介绍了集成电路设计中的ESD保护的基本原理和几种常用的保护方法并比较其优劣。提出了在多电源、多地时特殊的ESD保护结构(栅耦合结构及共用泄放回路),以及该结构在不同应用中的变化。 相似文献
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为了在5 V片上输入输出端进行静电放电(ESD)防护,提出了一种新型的LVTSCR结构。使用Silvaco 2D TCAD软件对此器件进行包含电学及热学特性的仿真。此新型器件交换了LVTSCR中N-Well的N+、P+掺杂区并引入了一个类PMOS结构用来在LVTSCR工作前释放ESD电流。器件仿真结果显示,与LVTSCR相比,该器件获得了更高的维持电压(10.51 V),以及更高的开启速度(1.05×10-10 s),同时触发电压仅仅从12.45 V增加到15.35 V。并且,如果加入的PMOS结构选择与NMOS相同的沟道长度,器件不会引起热失效问题。 相似文献