深亚微米集成电路中的ESD保护问题

本文对深亚微米工艺所引起的集成电路抗静电能力下降的原因和传统保护电路设计的缺陷进行了深入的阐述,从制造工艺、保护电路元件和保护电路结构三方面对深亚微米集成电路中的ESD 保护改进技术进行了详细论述     

CMOS射频集成电路ESD保护的挑战

随着集成电路(IC)T艺进入深亚微米水平,以及射频(Radi0.Frequency,RF)IC工作频率向数千兆赫兹频段迈进,片上防静电泄放(ESD)保护设计越来越成为RF IC设计的挑战.产生这一挑战的关键原因在于ESD保护电路和被保护的RF IC核电路之间存在着不可避免的复杂交互影响效应.本文讨论了RF ESD保护的研究和设计领域的最新动态,总结了所出现的新挑战、新的设计方法和最新的RF ESD保护解决方案.     

深亚微米CMOS IC抗噪声ESD保护电路的设计

CMOS工艺技术缩小到深亚微米阶段，电路的静电(ESD)保护能力受到了更大的限制。因此，需要采取更加有效并且可靠的静电放电保护设计。文章提出了一种新型的ESD保护电路，以LVTSCR结构为基础，结合栅耦合技术以及抗噪声干扰技术。这种新型电路即使被意外触发也不会引起闩锁效应，提高了ESD保护电路的可靠性，实现了全芯片保护。     

一种带封装及ESD保护电路的低噪声放大器设计

研究了封装以及ESD保护电路对低噪声放大器的性能影响。通过详尽推导电感负反馈共发射极低噪声放大器的输入阻抗、跨导、电压增益以及噪声系数的表达式,讨论并设计了一个应用于超高频接收芯片的低噪声放大器。芯片采用低成本的0．8μm BiCMOS工艺实现,封装形式为SOIC28。经过测量,所得到的参数与讨论及仿真值很好吻合,验证了设计以及优化方法的正确性。     

电子设备中的ESD保护设计

介绍了静电放电(ESD)的工作机理以及静电放电给电子元器件所带来的损伤。通过对比压敏电阻与瞬变电压抑制二极管(TVS管)的特点,给出了如何选择ESD保护器件的一些建议。在分析了TVS管的工作原理及关键参数基础上,对TVS管选型标准进行了简要介绍。针对使用TVS管的保护电路,以IEC61000-4-2最高严酷度级别4的环境对电路中的寄生参数进行了分析,提出了优化ESD保护器件性能及PCB保护电路设计时需要注意的事项。以MAX3490E为例指出了集成片上ESD系统芯片的优点。     

一种ESD保护结构的集总参数模拟方法

文章提出了一种通过集总参数电路对ESD保护结构进行模拟的方法。利用HSPICE电路模拟软件，对ESD保护结构进行了集总参数模拟，获得了保护结构在ESD事件中的功率和温度分布。     

深亚微米低压CMOS IC的ESD保护方法

详述了目前用于亚微米ＣＭＯＳＩＣ的静电放电保护方法,比较了它们各自的特点,并详细阐述了栅耦合ＰＭＯＳ触发／ＮＭＯＳ触发横向可控硅ＥＳＤ保护电路的工作原理。     

双极性集成电路的ESD保护

描述了IC的ESD保护方案.     

CMOS射频集成电路ESD保护的挑战

随着集成电路(IC)T艺进入深亚微米水平,以及射频(Radi0.Frequency,RF)IC工作频率向数千兆赫兹频段迈进,片上防静电泄放(ESD)保护设计越来越成为RF IC设计的挑战.产生这一挑战的关键原因在于ESD保护电路和被保护的RF IC核电路之间存在着不可避免的复杂交互影响效应.本文讨论了RF ESD保护的研究和设计领域的最新动态,总结了所出现的新挑战、新的设计方法和最新的RF ESD保护解决方案.     

基于CMOS工艺的射频集成电路ESD保护研究

随着工艺特征尺寸的缩小,射频集成电路承受的静电放电(ESD)问题日趋变得复杂.保护电路与被保护核心电路的相互影响,已经成为制约射频集成电路发展的一个障碍.本文主要研究CMOS工艺下,ESD保护电路与被保护核心电路之间的相互影响的作用机理,提出研究思路,并对射频集成电路ESD保护电路的通用器件作出评价.1.引言随着半导体...     

A novel double-trench LVTSCR used in the ESD protection of a RFIC

A low-voltage triggering silicon-controlled rectifier(LVTSCR),for its high efficiency and low parasitic parameters,has many advantages in ESD protection,especially in ultra-deep sub-micron(UDSM) IC and high frequency applications.In this paper,the impact factors of the snapback characteristics of a LVTSCR and the configuring modes are analyzed and evaluated in detail.These parameters include anode series resistance,gate voltage,structure and size of devices.In addition,a double-trench LVTSCR is presented that can increase the hold-on voltage effectively and offers easy adjustment.Also,its snapback characteristics can obey the ESD design window rule very well.The strategy of ESD protection in a RFIC using a LVTSCR is discussed at the end of the paper.     

用于3.3 V电源静电防护的闩锁免疫LVTSCR

传统LVTSCR的维持电压过低,器件容易受到闩锁效应的影响而无法正常关断。为了提高传统LVTSCR的维持电压,基于0.18 μm BCD工艺,提出一种内嵌P型浅阱的新型LVTSCR (EP-LVTSCR)。采用Sentaurus TCAD,对提出的器件进行建模和测试。结果表明,该EP-LVTSCR的维持电压从传统LVTSCR的1.52 V提升到3.85 V,具有免疫闩锁效应的能力,可应用于3.3 V电源的ESD防护。     

Characterization Analysis of UDSM LVTSCR Under TLP Stress

The characteristics of a low-voltage triggering silicon-controlled rectifier (LVTSCR) under a transmission line pulse (TLP) and the characteristics of high frequency are analyzed. The research results show that the anode series resistance has a significant effect on the key points of the snapback curve. The device characteristics can fit the requirements of a electrostatic discharge (ESD) design window by adjusting the anode series resistance. Furthermore, the set-up time of the ESD has an influence on the turn-on voltage of the LVTSCR. A steep rising edge will cause the turn-on voltage to increase. The parasitic capacitance of the device for different voltage biases and frequencies determines the capacitive impedance, and its accuracy calculation is very important to the ESD design of high frequency circuits. Our research results provide a theoretical basis for the design of an ultra-deep sub-micron (UDSM) LVTSCR structure under ESD stress and the improvement of TLP test technology.     

一种高维持电压的LVTSCR

对于工作电压为5 V的集成电路,低压触发可控硅(LVTSCR)的触发电压已能满足ESD保护要求,但其较低的维持电压会导致严重的闩锁效应。为解决闩锁问题,对传统LVTSCR进行了改进,通过在N阱下方增加一个N型重掺杂埋层,使器件触发后的电流流通路径发生改变,降低了衬底内积累的空穴数量,从而抑制了LVTSCR的电导调制效应,增加了维持电压。Sentaurus TCAD仿真结果表明,在不增加额外面积的条件下,改进的LVTSCR将维持电压从2.44 V提高到5.57 V,能够避免5 V工作电压集成电路闩锁效应的发生。     

ESD保护结构中的SCR设计

硅控整流器SCR作为晶闸管常用于功率器件,具有再生性和从高阻态到低阻态切换的能力.因此合理设计的SCR能成为非常高效的ESD保护电路.文章介绍了SCR的基本机制,SCR、MLSCR、LVTSCR和SCR组合保护电路的结构,并介绍了具有更好ESD性能的设计和版图.     

深亚微米CMOS IC全芯片ESD保护技术

CMOS工艺发展到深亚微米阶段,芯片的静电放电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效而且可靠的ESD保护措施。基于改进的SCR器件和STFOD结构,本文提出了一种新颖的全芯片ESD保护架构,这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的。     

CMOS电路中ESD保护结构的设计

本文研究了在CMOS工艺中I/O电路的ESD保护结构设计以及相关版图的要求,其中重点讨论了PAD到VSS电流通路的建立。     

多指条nMOSFET抗ESD设计技术

利用多指条nMOSFET进行抗ESD设计是提高当前CMOS集成电路抗ESD能力的一个重要手段，本文针对国内某集成电路生产线，利用TLP(Transmission Line Pulse)测试系统，测试分析了其nMOSFET单管在ESD作用下的失效机理，计算了单位面积下单管的抗ESD(Electro Static Discharge)能力，得到了为达到一定抗ESD能力而设计的多指条nMOSFET的面积参数，并给出了要达到4000V抗ESD能力时保护管的最小面积，最后通过ESDS试验进行了分析和验证。     

多电源和多地的片上ESD保护

介绍了集成电路设计中的ESD保护的基本原理和几种常用的保护方法并比较其优劣。提出了在多电源、多地时特殊的ESD保护结构（栅耦合结构及共用泄放回路），以及该结构在不同应用中的变化。     

一个LVTSCR并联PMOS的高维持电压ESD防护器件

为了在5 V片上输入输出端进行静电放电(ESD)防护,提出了一种新型的LVTSCR结构。使用Silvaco 2D TCAD软件对此器件进行包含电学及热学特性的仿真。此新型器件交换了LVTSCR中N-Well的N+、P+掺杂区并引入了一个类PMOS结构用来在LVTSCR工作前释放ESD电流。器件仿真结果显示,与LVTSCR相比,该器件获得了更高的维持电压(10.51 V),以及更高的开启速度(1.05×10-10 s),同时触发电压仅仅从12.45 V增加到15.35 V。并且,如果加入的PMOS结构选择与NMOS相同的沟道长度,器件不会引起热失效问题。