一种应用于调频接收机，使用低噪声滤波器和量化噪声抑制技术的ΔΣ分数型频率综合器

本文提出一种应用于调频接收机的ΔΣ 分数型频率综合器,该设计采用130nm CMOS 工艺流片。该设计集成了一种占据较小芯片面积,并可以有效降低输出噪声的低噪声滤波器。同时,采用了通过减小分频器步长所实现的量化噪声抑制技术。该频率合成器不需要使用片外元器件,占用0.7 mm2的面积。测试结果表明,环路带宽为200 kHz的情况下,从10 kHz到100 kHz频偏处的带内相位噪声低于-108 dBc/Hz,1 MHz频偏处的带外相位噪声达到-122.9 dBc/Hz。量化噪声抑制技术使带内和带外相位噪声分别降低15dB和7dB。积分均方相位误差小于0.48°。整个频率综合器消耗7.4mW的功耗,频率精度小于1 Hz。     

具有量化噪声抑制的小数分频器

介绍了一款用于分数分频频率综合器的具有量化噪声抑制功能的小数分频器。使用4/4.5双模预分频器,将分频步长降为0.5,使带外相位噪声性能提高6 dB。ΣΔ调制器和分频器的配合使用一种非常简单的编程方式。采用同步电路消除异步分频器的抖动。采用该分频器的频率综合器在SMIC 0.18μm RF工艺下实现,芯片面积为1.47 mm×1 mm。测试结果表明,该频率综合器可以输出1.2～2.1 GHz范围的信号。测试的带内相位噪声小于-97 dBc/Hz,在1 MHz频偏处的带外相位噪声小于-124 dBc/Hz。在1.8 V的电源电压下,消耗的电流为16 mA。     

低相噪硅雷达射频频率源的研究与设计

分析了频率源中各个模块的噪声传递函数,确定影响近端噪声的模块分别是鉴频鉴相器-电荷泵(PFD-CP)、分频器;在默认分频器相位噪声为-158dBc/Hz,通过matlab建模推断,需要PFD-CP模块在10kHz频偏处的输入噪声达到-143dBc/Hz,才能实现频率源输出信号在10kHz频偏处相位噪声-107dBc/Hz。采用0.18μmSiGe BiCMOS工艺,设计了整块芯片,着重优化了PFD-CP模块的输入噪声,经过spectre仿真,PFD-CP模块的输入噪声为-146dBc/Hz,经过实测,输出信号在10kHz频偏处相位噪声为-108dBc/Hz,达到设计预期。     

S/U双波段小数分频锁相环型频率合成器设计

提出了一种覆盖S/U双波段的小数分频锁相环型频率合成器.该频率合成器采用一种新型多模分频器,与传统的小数分频频率合成器相比具有稳定速度快、工作频率高和频率分辨率高的优点.该锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASH△-∑调制技术进行噪声整形,降低了带内噪声.设计基于TSMC 0.25 μm 2.5 V 1P5M CMOS工艺实现.测试结果表明,频率合成器频率范围达到2.450～3.250 GHz;波段内偏离中心频率10 kHz处的相位噪声低于-92.5 dBc/Hz,1 MHz处的相位噪声达到-120 dBc/Hz;最小频率分辨率为13 Hz;在2.5 V工作电压下,功耗为36 mW.     

一款集成VCO宽带频率合成器

采用0.35 μm SiGe BiCMOS工艺设计了一款集成压控振荡器(VCO)宽带频率合成器.该锁相环(PLL)型频率合成器主要包括集成VCO、鉴频鉴相器、可编程电荷泵、小数分频器等模块.其中集成VCO采用3个独立的宽带VCO完成对频率的覆盖;鉴频鉴相器采用动态逻辑结构;小数分频器中∑-△调制器模数可编程,可以精确调制多种分频值.测试结果表明,在电源电压3.3V、工作温度-40～85℃的条件下,该芯片输出频率为137.5～4400 MHz,频偏100 kHz处的相位噪声为-104 dBc/Hz,频偏1 MHz处的相位噪声为-131 dBc/Hz,归一化本底噪声为-215 dBc/Hz.芯片面积为3.8 mm×4 mm.该频率合成器能为通信系统提供低相位噪声或低抖动的时钟信号,具有广阔的应用前景.     

6GHz整数N频率合成器

LTC6945具有226dBc／Hz归一化闭环带内相位噪声、-274dBc／Hz归一化带内1／f噪声、－157dBc／Hz的宽带相位噪声层和102dBc杂散输出。在典型的900MHz应用中,这样的性能特性可在1kHz偏移时实现－100dBc／Hz的闭环相位噪声。LTC6945设计为与高达6GHzN外部低噪声VCO一起工作。此外,该器件有一个内置的输出分频器,可从1到6编程,以将调谐频率覆盖范围扩展为低至350MHz。     

一种适用于双模（GPS与Compass）卫星导航定位接收机的全集成频率综合器设计

本文提出一种适用于双模（GPS与Compass）卫星导航定位接收机的0.13 μm CMOS全集成频率综合器。该设计采用了片上集成的差分电感和片上集成的环路滤波器。为节省芯片面积,环路滤波器的片上集成设计运用了电容倍增技术。分频器设计采用带Mash型ΔΣ调制器的吞脉冲计数器式结构。参考频率为16.368 MHz时,该频率综合器可分别工作在整数或分数模式下,产生频率为1571.328 MHz和1568.259 MHz的本振信号。测试结果表明,该频率综合器的闭环相位噪声性能在100 kHz和1 MHz频偏处可分别达到-91.3 dBc/Hz及-117 dBc/Hz。整个设计在1.2V电源条件下消耗8.6 mA的电流,占用0.92 mm2的面积。     

一种应用于无线局域网收发机集成低噪声滤波器的55nm CMOS ΔΣ分数型频率综合器

本文提出一种应用于IEEE 802.11b/g 无线局域网收发机的全集成ΔΣ 分数型频率综合器,该设计采用了55nm CMOS 工艺。该设计集成了一种占据很小芯片面积的低噪声滤波器,并使用一种高电源抑制比和低噪声的稳压源为其供电。该频率合成器不需要使用片外元器件,不包含焊盘占用0.72 mm2的面积。测试结果表明,参考频率为40 MHz,环路带宽为200 kHz的情况下,该设计所有信道的相位噪声性能均可达到带内-99dBc/Hz,带外-119 dBc/Hz,积分均方相位误差小于0.6°。整个设计消耗15.6 mW的功耗。     

高性能小数频率合成器的研究与设计

小数频率合成技术是实现高分辨率低噪声频率合成器的重要技术手段之一。在分析研究小数频率合成的基本原理及其杂散抑制技术方法上,基于通用灵活的设计思想,采用FPGA集成技术设计了一种基于-Δ调制技术的高性能小数分频器,利用该分频器实现的频率合成器,频率范围800~1 200 MHz,频率分辨率达到nHz量级,偏离主频10 kHz处单边带相位噪声优于-105 dBc/Hz,应用于某高纯微波合成信号发生器中,获得了令人满意的效果。     

超低噪声和杂散、350～6GHz、整数N PLL/合成器抑制系统噪声

加利福尼亚州米尔皮塔斯（MILPITAS,CA）凌力尔特公司（Linear Technology Corporation）推出高性能6 GHz整数N频率合成器LTC6945,该器件具卓越的-226 dBc/Hz归一化闭环带内相位噪声、出色的-274 dBc/Hz归一化带内1/f噪声、-157 dBc/Hz的宽带相位噪声层和同类最佳的-102 dBc杂散输出。     

集成宽频Σ-Δ分数频率合成器的实现

提出了一种新型低噪声、宽跟踪范围的集成分数频率合成器.该合成器采用3位3阶Σ-Δ调制器和对数字信号进行粗调、对模拟信号进行微调的宽频开关电容阵列LC压控振荡器,其中,数字和模拟调谐控制信号由4位2级并行流水线A/D转换器产生.详细分析了该合成器的结构和实现电路,并采用0.25 μm CMOS工艺实现.测试结果显示,电路在偏离载波频率10 kHz处带内相位噪声为-86.2 dBc/Hz,在偏离载波频率2 MHz处的带外相位噪声为-130 dBc/Hz,且具有小于5 Hz的频谱分辨率.     

宽带低相噪低杂散Σ-Δ小数分频频率综合器

采用65 nm CMOS工艺,设计了一种宽带低相噪低杂散的Σ-Δ小数分频频率综合器。该频率综合器采用3个压控振荡器以及可编程分频链路实现宽带输出,每个压控振荡器采用自适应衬底偏置技术以减小PVT变化的影响。可编程分频器采用重定时单元同步输出,降低了分频器的相位噪声。自动频率校准模块采用一个可对压控振荡器直接计数的结构,缩短了频率锁定时间。Σ-Δ调制器中采用了陷波滤波结构,降低了高频量化噪声。后仿真结果表明,1.2 V电源电压下,该频率综合器可输出正交信号的频率范围为0.2~6 GHz,输出频率为3.762 5 GHz时,相位噪声为-113.59 dBc/Hz @1 MHz,参考杂散为-59.3 dBc,功耗为91 mW。     

适用于高速Δ-Σ模数转换器的功耗可配置锁相环频率综合器

本文提出了一个适用于Δ-Σ模数转换器的基于锁相环结构的频率综合器，该频率综合器使用65纳米CMOS工艺实现，频率范围为35-130和300-360兆赫兹。文中提出的频率综合器能够工作在低相位噪声模式和低功耗模式，从而满足系统要求。为了实现这两个模式的切换，片上集成了一个连接4分频器的高频LC压控振荡器和一个连接2分频器的环形压控振荡器。测试结果表明，在1.2伏电源电压下，该频率综合器在低相位噪声模式下消耗1.74毫瓦功耗，1兆频偏处的相位噪声为-132dBc/Hz，标准差周期抖动为1.12皮秒;在低功耗模式下消耗0.92毫瓦功耗，1兆频偏处的相位噪声为-112dBc/Hz，标准差周期抖动为7.23皮秒。     

一个用0.13um CMOS工艺实现的4224兆赫兹低抖动的锁相环

本文利用0.13um CMOS工艺实现了一个工作频率为4224兆赫兹的锁相环。 通过采用动态鉴频鉴相器缩短延时复位脉冲来最小化电荷泵引入的噪声。文中分析了电荷泵的动态失配问题。通过平衡开关信号的负载,电荷泵实现了好的动态匹配特性。本文还设计了输入端负载平衡的高速的分频器来提高锁相环的带内噪声性能。该4224MHz锁相环在10 kHz以及 1 MHz频偏处的相位噪声分别为 -94 dBc/Hz 和 -114.4 dBc/Hz。时钟抖动的均方根值为0.57ps(从100Hz到100MHz范围积分)并且使用二阶低通滤波器的参考频率杂散为 -63 dB。     

应用于射频收发机的低功耗频率综合器

基于0.18μm 1P6M CMOS工艺,设计并实现了一种用于工作在2.4 GHz ISM频段的射频收发机的整数型频率综合器。频率综合器采用锁相环结构,包括片上全集成的电感电容压控振荡器、正交高频分频器、数字可编程分频器、鉴频鉴相器、电荷泵、二阶环路滤波器,为接收机提供正交本地振荡信号并驱动功率放大器。通过在PCB板上绑定裸片的方法进行测试,测试结果表明,压控振荡器的频率覆盖范围为2.338～2.495 GHz;锁定频率为2.424 GHz时,频偏3 MHz处的相位噪声为-113.4 dBc/Hz,带内相位噪声为-65.9 dBc/Hz;1 MHz处的参考杂散为-45.4 dBc,满足收发机整体性能指标的要求。在1.8 V电源电压下,频率综合器整体消耗电流仅为6.98 mA。芯片总面积为0.69 mm×0.56 mm。     

一种应用于多频接收机的宽带频率综合器

采用0.18µm 1P6M CMOS工艺实现了一种应用于多频接收机的整数分频频率综合器。该频率综合器为接收机提供频率分别为2.57GHz, 2.52GHz, 2.4GHz 和 2.25GHz的本振信号。为了覆盖要求的频点,其宽带压控振荡器同时采用了可变电容阵列和可变电感阵列。经测试,压控振荡器的频率调谐范围为1.76GHz~2.59GHz。对于频率为2.57GHz, 2.52GHz, 2.4GHz 和 2.25GHz的载波,在1MHz频偏处,相位噪声分别为-122.13dBc/Hz、-122.19dBc/Hz、-121.8dBc/Hz和-121.05dBc/Hz。其带内相位噪声分别为-80.09dBc/Hz、-80.29dBc/Hz、-83.05dBc/Hz 和-86.38dBc/Hz。包括驱动电路在内的芯片功耗约为70mW。芯片面积为1.5mm×1mm。     

用于WCDMA/ Bluetooth/ZigBee的分数频率综合器

本文用0.18μm RF-CMOS的工艺实现了一个用于WCDMA/Bluetooth/ZigBee的三模分数频率综合器,该综合器用了一个带噪声滤波的压控振荡器,且三种模式下带内相位噪声小于-80dBc/Hz 而1MHz的频偏处相位噪声则小于-115dBc/Hz. 该频率综合器在1.8V的供电电压下消耗电流21mA.三种模式下硬件共享大,面积小,仅为1.5mm×1.4mm. 本文给出了系统结构,电路设计及测试结果.     

全集成低噪声CMOS宽带分数分频频率综合器

设计了一款应用于CMMB数字电视广播接收的全集成低噪声宽带频率综合器。采用三阶ΣΔ调制器小数分频器完成高精度的频率输出,使用仅一个低相位噪声的宽带VCO输出频率范围覆盖900~1 600 MHz,产生的本振信号覆盖UHF的数字电视频段(470~790 MHz)。设计中的频率综合器能在所有的频道下保证环路的稳定以及最小的环路性能偏差。测试结果表明,整个频率综合器的带内相位噪声小于-85 dBc/Hz,并且带外相位噪声在1MHz时均小于-121 dBc/Hz,总的频率综合器锁定时间小于300μs。设计在UMC 0.18μm RFCMOS工艺下实现,芯片面积小于0.6 mm2,在1.8 V电源电压的测试条件下,总功耗小于22 mW。     

CMOS低相位噪声频率合成器设计

基于工业自动化无线网络的需求,设计了一款低相位噪声小数分频频率合成器。频率合成器通过采用一个1.4~2.2GHz超低压控灵敏度压控振荡器和可调同相/正交分频器,能够实现在220~1 100 MHz范围内产生同相/正交信号。此外,还采用了相位开关预分频器用于降低锁相环相位噪声,自校准充电荷泵用于抑制过冲,相位频率检波器用于缩短稳定时间。频率合成器采用TSMC 0.18μm CMOS工艺制造,芯片面积1.2mm2,供电电压1.8V,功耗仅为15mW。在200kHz环路带宽内,测得的最小相位噪声在10kHz和1 MHz频偏时分别为-106dBc/Hz和-131dBc/Hz,能够在13.2μs内达到稳定。     

基于锁相环技术的X 波段频率源的研制

介绍了一种X 波段频率源的设计方案及相关理论。采用数字锁相环内混频技术实现的该X 波段频率源具有频带宽,相位噪声低,杂散低等特点。其主要技术指标如下：输出频率范围为9.8GHz～10.8GHz,频率步进为5MHz,在偏离1KHz 处相位噪声优于-85dBc/Hz,在偏离10KHz 处相位噪声优于-88dBc/Hz,杂散抑制优于60dBc。由最后的测试结果可 知,采用该方法设计的频率源既能保证低杂散又能显著改善相位噪声水平,可广泛用于通信设备和测试系统中。