薄膜全耗尽SOICMOS器件和电路

对全耗尽 SOI(FD SOI) CMOS器件和电路进行了研究 ,硅膜厚度为 70 nm.器件采用双多晶硅栅结构 ,即NMOS器件采用 P+多晶硅栅 ,PMOS器件采用 N+多晶硅栅 ,在轻沟道掺杂条件下 ,得到器件的阈值电压接近0 .7V.为了减小源漏电阻以及防止在沟道边缘出现空洞 (V oids) ,采用了注 Ge硅化物工艺 ,源漏方块电阻约为5 .2Ω /□ .经过工艺流片 ,获得了性能良好的器件和电路 .其中当工作电压为 5 V时 ,0 .8μm 10 1级环振单级延迟为 45 ps     

SOI CMOS器件研究

利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

SOI CMOS器件研究

利用0．35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术（SOI）互补金属氧化物半导体（FD SOI CMOS）器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源／漏（LDD）结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应（SCE）和漏感应势垒降低效应（DIBL）;突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

采用CoSi_2SALICIDE结构CMOS/SOI器件辐照特性的实验研究

讨论了CoSi2SALICIDE结构对CMOS/SOI器件和电路抗γ射线总剂量辐照特性的影响.通过与多晶硅栅器件对比进行的大量辐照实验表明,CoSi2SALICIDE结构不仅可以降低CMOS/SOI电路的源漏寄生串联电阻和局域互连电阻,而且对SOI器件的抗辐照特性也有明显的改进作用.与多晶硅栅器件相比,采用CoSi2SALICIDE结构的器件经过辐照以后,器件的阈值电压特性、亚阈值斜率、泄漏电流、环振的门延迟时间等均有明显改善.由此可见,CoSi2SALICIDE技术是抗辐照加固集成电路工艺的理想技术之一.     

采用CoSi2 SALICIDE结构CMOS/SOI器件辐照特性的实验研究

讨论了CoSi2SALICIDE结构对CMOS/SOI器件和电路抗γ射线总剂量辐照特性的影响.通过与多晶硅栅器件对比进行的大量辐照实验表明,CoSi2SALICIDE结构不仅可以降低CMOS/SOI电路的源漏寄生串联电阻和局域互连电阻,而且对SOI器件的抗辐照特性也有明显的改进作用.与多晶硅栅器件相比,采用CoSi2 SALICIDE结构的器件经过辐照以后,器件的阈值电压特性、亚阈值斜率、泄漏电流、环振的门延迟时间等均有明显改善.由此可见,CoSi2SALICIDE技术是抗辐照加固集成电路工艺的理想技术之一.     

新型的低高压MOS接口电路

本文介绍一种由八个高压MOS器件组成的低高压MOS接口电路.它采用与目前国际上先进的NMOS大规模集成电路工艺技术完全兼容的N阱硅栅等平面CMOS工艺,而不需要附加任何工艺步骤.本文描述了高压MOS器件的物理模型,介绍了器件结构和工艺设计,并给出了高压MOS器件的漏击穿电压时沟道长度、漂移区长度、离子注入剂量和延伸源场极的关系的实验结果.这种高压MOS器件的漏击穿电压最大可达400V(在零栅偏压时),最大饱和漏电流可达35mA(在栅压为10V时),而导通电阻低到600(?)(在栅压为10V时).     

金属栅薄膜全耗尽器件研究

实验并研究了采用金属栅工艺的全耗尽SOI MOS器件.采用LDD结构,以减小热载流子效应,防止漏击穿;采用突起的源漏区,以增加源漏区的厚度,并减小源漏区的串联电阻,以增强器件的电流驱动能力,降低寄生电阻,减小静态功耗.研究并分析了硅膜厚度对阈值电压和阈值电压漂移的影响,以及对本征栅电容和静态功耗的影响.与采用常规工艺的器件相比,提高了输出驱动电流,改善了器件的亚阈值特性,特别是在沟道掺杂浓度比较低的情况下,能得到非常合适的阈值电压.     

埋部分P+层背栅SOI高压器件新结构

提出了一种埋部分P+层的背栅SOI(Buried Partial P+ layer SOI,BPP+SOI)高压器件新结构.部分P+层的引入不仅有效地增强了源端埋氧层电场,而且还降低了源端PN结表面电场,使器件击穿电压随背栅压的增加而大幅增加,比导通电阻也显著降低.仿真结果表明,在漂移区长度为150μm,背栅压为650V时,BPP+SOI的耐压较常规结构提高了84.9%;在漂移区为120μm,耐压相同的情况下,BPP+SOI的比导通电阻较常规结构降低了31%.     

LDMOS低功耗自恢复电平移位电路设计

设计了一个新型的薄栅氧、低功耗、自恢复的电平移位栅电压控制电路.在20V工作电压下,n沟道和p沟道LDMOS高压器件的栅源电压Vgs分别保持在±5V.当一个选址周期结束后,电路能自动复位而不需增加任何复位器件和电路.该电路为高低压兼容,采用标准0.5μmCMOS-LDMOS兼容工艺制造,可用于OLED显示的驱动控制.     

高速SOI MOS器件及环振电路的研制

采用SOI/CMOS工艺成功地研制出沟道长度为0.8μm的SOI器件和环振电路,在5V和3V电源电压时51级环振的单门延迟时间分别为82ps和281ps,速度明显高于相应的体硅电路.由于采用硅岛边缘注入技术,寄生边缘管得到较好的抑制.对沟道宽度对SOI器件特性的影响进行了讨论.实验表明SOI器件是高速和低压低功耗电路的理想选择.