广播接收机的数字调谐

本文论述了采用数字技术合成本机振荡信号、进行超外差广播接收机调谐的方法。列举了各种频率合成的锁相环(PLL)方法;包括频率补偿技术、预分频和分频技术,还讨论了调谐过程用微机控制和扫频的方法。     

车载音响中的数字调谐系统设计

介绍了车载音响中数字调谐系统的设计,概述了PLL(锁相环)频率合成的原理,给出了利用凌阳单片机实现车载音响数字调谐功能的方法,阐述了数字调谐中低通滤波电路的设计原则和自动搜索功能的实现流程.     

频率合成器——Ⅱ——从已知基本频率导出所需的频率

本文的第一部份阐述了一种电路,可以通过分频和倍频的方法,从一个已知的基本频率导出所需的新频率。这部份描述分频电路,并介绍几种前置分频器,同时解释了如何使用它们来扩展分频电路的频率范围。目前,即使是高达1 GHz 的分频,几乎都是用数字二进制计数器作为基本电路的。另一种方法,如同步次谐波振荡器或调谐再生环,已被廉价的数字集成电路所取代。把 N 个二进制计数器单元简单级联,其分频比为2~N。但是,一般说来,频率合成器     

堪称经典的收音头探秘之三 SAE的T14数调AM/FM收音头(三)

T14的PLL电路这其实是数调部分的继续,即这里的PLL(锁相环)电路是给数字调谐电路使用的.虽然T14的PLL电路主要是由IC构成的,但是与后来出现的单片IC相比,其电路仍然有许多分立元件的特征,为了便于理解,先看其电路框图(图11).所谓锁相环,就是有一个为了锁定频率而配置的控制环,来自高频头的本振信号送往PLL集...     

用集成2．6GHzPLL实现的快速跳频DDS

直接数字频率合成器(DDS)具有优良的跳频，调谐分辨率和扫频功能，但是其Nyquis输出频率对于许多RF应用来说太低了。虽然PLL具有清除和频率增益功能，但是它们的频率捕获时间太长还缺乏精密的调谐分辨率。     

一种新的锁相环自调谐方案

提出了一种用数字和模拟电路的方法实现宽调谐范围,减小VCO增益的方案。该方案将宽调谐范围分成一系列相互重叠的子带,用数字调谐电路来设置安排正确的子带频率,结合模拟调谐,锁相环(PLL)能锁定到正确的频率值。深入讨论了方案的具体实现及相关问题,并实现了一个调谐范围为1.7~2.1 GHz,控制位为5位的自调谐锁相环。SpectreVerilog仿真表明,电路能够有效地工作,在20μs内完成自调谐,并自动切换到模拟调谐,且能工作在复位自调谐和信道切换自调谐两种工作模式,适合应用在全集成、宽调谐范围的VCO锁相环中。     

高分辨率PLL频率合成器的关键指标分析

为了解决设计锁相环(PLL)频率合成器时关键指标相互矛盾的问题,以后置分频PLL频率合成器和前置倍频PLL频率合成器为例推导其频率分辨率、自然谐振频率、阻尼系数、环路捕捉时间、杂波抑制度等指标的数学表达式,研究了自然谐振频率和其他指标之间的联系,分析了频率分辨率与环路捕捉时间、杂波抑制度之间的矛盾.理论分析和仿真结果表明:相对于基本形式的PLL频率合成器,后置分频PLL频率合成器和前置倍频PLL频率合成器的频率分辨率得到同倍的提高,但后者的环路杂波抑制度和捕捉时间指标均随频率分辨率的提高而恶化,从而证明后置分频PLL频率合成器设计的有效性.这些结论可以作为设计PLL频率合成嚣的参考准则.     

CX7925频率合成锁相集成电路的原理及应用

CX7925是Sony公司推出的串行输入锁相环频率合成和可编程分频集成电路。可广泛用于调幅、调频、电视广播及其它无线电池的数字调谐。文中详细介绍了CX7925的内部结构、引脚描述和基本功能，给出了CX7925的典型应用电路和使用方法。     

∑—Δ调制技术在频率合成中的应用

本文介绍了采用∑-Δ调制技术的小数分频PLL频率合成器，为了提高分频信号的质量和减少小数分频器的小数杂散，我们采用了高阶∑-Δ调制技术原理，本文还提出了采用这种原理的具体电路实现方式。     

高性能数字调谐微控制器TC9317F

数字调谐器主要由数字调谐系统（DTS DigitalTuning System ）和微控制器（micro controller） 集成电路组成，它是数字调谐式收音机的核心部件。进入20 世纪90 年代后，已广泛地应用于各种收音机、收录机、组合音响、汽车音响等的收音电路中。与传统机械模拟调谐器相比，数字调谐器具有快速精确的频率选择和调谐、自动搜索电台、自动锁定电台、频率存储、日钟显示、定时钟控、功耗低、操作简单和可实现红外遥控等优点。但数字调谐器的性能差异也很大。选择高性能DTS 微控制器芯片是确保数字调谐式收音机高性能的基本条件。东芝公司近年…     

10Gb/s CMOS时钟和数据恢复电路的设计

介绍了利用0.18μmCMOS工艺实现了应用于光纤传输系统SDHSTM-64级别的时钟和数据恢复电路。采用了电荷泵锁相环(CPPLL)结构,CPPLL中的鉴相器能够鉴测相位产生超前滞后逻辑,采样数据具有1∶2分接的功能。振荡器采用全集成LC压控振荡器,鉴相器采用半速率的结构。对应于10Gb/s的PRBS数据(231-1),恢复出的5GHz时钟的相位噪声为-112dBc/Hz@1MHz,同时10Gb/s的PRBS数据分接出两路5Gb/s数据。芯片面积仅为1.00mm×0.8mm,电源电压1.8V时功耗为158mW。     

SEC中的全数字锁相环的分析及设计

文章首先介绍了全数字锁相环(ADPLL)的基本结构和工作原理,并进行了数学建模,计算了其主要的参数指标;然后,针对SDH设备时钟(SEC)设计了一种切实可行的低抖动ADPLL的电路结构,并对其各个组成部分进行了具体的电路分析和设计,通过微机适当配置,可以使该设计的结果得到优化;最后,通过现场可编程门阵列(FPGA)验证,给出了测试结果.     

一种实现快速跳频的方法

介绍了一种简洁可靠的数字锁相频综快速跳频的原理、组成及实现,采用电阻开关网络对锁相环(PLL)进行预置,在保证相位噪声、杂散等指标不变的前提下提高了跳频速度,并通过了实际的测试。该方法实现了锁相电路跳频过程中的快速预置,加速了频综的跳频速度。     

Design and frequency/phase-noise analysis of a 10-GHz CMOS ring oscillator with coarse and fine frequency tuning

A 10-GHz CMOS ring oscillator that employs a multi-pass technique for boosting its frequency is proposed in this paper. The proposed circuit allows the tuning gain to be lowered by deploying the coarse/fine frequency tuning whilst maintaining wide frequency coverage. The small signal model of the proposed delay stage and the circuit operation are discussed in this paper. The time-variant analysis presented permits accurate prediction of the frequency tuning characteristic and the results have been verified by simulation. The phase noise analysis is also discussed in detail to provide better insight to the noise that is contributed by each transistor. The calculated results agreed well with that of the simulations. Hai Qi Liu was born in Jiangsu, China, in 1979. He received the B.S. and M.Sc. degrees, both in electrical engineering from the Tianjin University, Tianjin, China, in 2000, and Tongji University, Shanghai, China, in 2003, respectively. He is currently working toward the Ph.D. degree at the Nanyang Technological University, Singapore. His research focuses mainly on the design of fully integrated oscillators and Phase-Locked Loops for optical communication applications. His research interests also include RF frequency synthesizers and RF front-end designs for wireless applications. Wang Ling Goh obtained both her B.Eng and Ph.D. degrees from the department of Electrical and Electronic Engineering at the Queen’s University of Belfast (QUB) in United Kingdom. When working on her Ph.D., she was also engaged as a research associate at the Northern Ireland Semiconductor Research Centre (NISRC) at QUB. Dr Goh joined the School of Electrical and Electronic Engineering at the Nanyang Technological University (NTU) in Singapore as a lecturer in January 1996. She is now an Associate Professor in the Division of Circuits and Systems, School of Electrical & Electronic Engineering. Dr Goh has to-date co-authored 1 book, filed 13 patents (granted), and published about 60 research papers in international conferences and journals. Her research interests are in areas of silicon device processing technologies as well as digital and mixed-signal IC designs. Liter Siek received the B.A.Sc. degree from University of Ottawa, Ontario, Canada; the M.Eng.Sc. from University of New South Wales, Sydney, Australia; and the Ph.D. from Nanyang Technological University, Singapore. From 1981 to 1983 he was employed in several companies in the area of automation and control. From 1983 to 1985, he was with SGS, currently known as ST Microelectronics situated in Castelletto, Milan, Italy, where he worked in the central R&D Laboratories for Linear IC. From 1985 to 1987, he was with the same company situated in Singapore’s Asia Pacific Design Center. Since October 1988, he has been with Nanyang Technological University. His research interests are in the design of bipolar, CMOS and BiCMOS analog/mixed signal ICs. In addition, he has authored and co-authored 53 international journal/conference technical papers.     

数字式调频收音机设计

介绍利用数字锁相频率合成技术构成收音机的电调谐部分并阐述了收音机的调台、选台、搜索与存储等功能的电路设计原理，着重介绍了用收音机集成芯片CXA1019S构成的FM电路、频率合成器芯片BU2614构成的锁相环电路。     

SDH系统E1接口定时的高质量恢复

SDH传输网中由指针调整带来的低频抖动和漂移已经成为SDH传输网与其它传输网互通的障碍.这一问题可以通过在SDH系统的边界支路输出口处采用极低带宽的锁相环对SDH网络指针调整带来的抖动和漂移进行平滑来得到改善和解决.本文介绍了一种捕捉速度快、带宽窄、适合于多支路大规模集成的用于SDH系统E1支路接口的二阶全数字锁相环路.     

全数字锁相环的设计

文章提出了一种运用Verilog硬件描述语言实现全数字锁相环的方法。首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,在理论分析的基础上建立了一阶全数字锁相环的数学模型,并给出了部分Verilog设计程序代码和电路系统的仿真结果,通过仿真结果对锁相环系统进行了简要的性能分析。     

方体压电谐振器共振频率电调谐技术

受环境因素的影响,压电谐振器的共振频率会发生漂移。调谐技术因采用特定的手段主动调节共振频率而得到广泛应用,但传统附加质量块、激光烧蚀等机械调谐技术费时费力,灵活性不好。针对方体压电谐振器该文提出了一种激励信号幅值调谐和直流调谐的电调谐方法,可精密调节谐振器的共振频率。设计了一种基于ZYNQ系列主控芯片的数字化测控电路,实现了振子扫频激励、输出信号的幅值相位检测,为激励信号幅值调谐和直流调谐提供了实验硬件平台。实验结果表明,激励信号幅值调谐的共振频率变化范围为347.850～348.000 kHz,直流调谐的调节范围为347.720～347.820 kHz。该技术为压电谐振器共振频率精密调节提供可靠的理论与实践途径。     

多层窄样品中静磁表面波宽度模的色散特性研究

本文建立了具有任意参数多层薄膜结构的窄样品中静磁表面波宽度模的普遍色散关系,适用于利用多层薄膜控制静磁表面波色散特性的所有情况.对两周期 多层膜结构窄样品中静磁表面波宽度模的色散特性进行了数值计算,得到了多层膜中的高阶宽度模式,多层薄膜结构的参数可以有效地控制静磁表面波的色散特性,样品宽度效应对色散也有明显的影响.根据数值计算结果对不同宽度的YIG薄膜样品在4.2~5.2GHz的频率范围进行实验,实验测试结果与理论分析相吻合.