基于统计分析的SoC定点硬件加速器字长设计

在由通用RISC处理器核和附加定点硬件加速器构成的定点SoC(System-on-Chip)芯片体系架构基础上,提出了一种新颖的基于统计分析的定点硬件加速器字长设计方法。该方法利用统计参数在数学层面上求解计算出满足不同信噪比要求下的最小字长,能有效地降低芯片面积、功耗和制作成本,从而在没有DSP协处理器的低成本RISC处理器核SoC芯片上运行高计算复杂度应用。     

浮点模型的定点化到产品级代码的生成

浮点转换为定点是嵌入式软件开发中的一个重要步骤,这项工作非常繁琐,需要大量人力并且容易产生错误。用浮点数学设计的算法表示理想的算法行为,经常必须转换为定点数学,才能用于更加经济的、只支持整数的大规模生产的硬     

基于程序执行轨迹的SoC软硬件划分方法

提出了基于程序执行轨迹提取加速模块的软硬件划分方法.利用热trace提取算法划分系统中关键的trace到硬件,使用分支断言构造原子执行单位,以较小的硬件代价获得较高的加速比.实验中,与采用模拟退火算法的指令级细粒度划分相比,获得的性能平均高9.6%,最终结果硬件面积小29%.     

12位定点—浮点转换器

本文用ＧＡＬ器件把１２位无符号二进制整数压缩为８位浮点格式码，其最大误差小于６．２５％。     

DSP芯片编程中数的定点运算

本文讨论了DSP芯片进行定点运算所涉及的一些基本问题，这些问题包括：数的定标、DSP程序的定点模拟、DSP芯片的定点运算等。这对于理解定点芯片实现DSP算法具有非常重要的作用。     

基于程序执行轨迹的SoC硬件加速模块提取方法

程序执行轨迹（Program executions trace,以下简称trace）是程序执行过程的指令流信息的记录,trace完整地记录了程序执行过程中所执行指令的内容和顺序。对于大多数程序,少数几个较短的热trace决定了系统的总体性能。本文提出了基于程序执行轨迹提取加速模块的软硬件划分方法。利用热trace提取算法划分系统中关键的trace到硬件,使用分支断言构造原子执行单位,以较小的硬件代价获得较高的加速比。在本文实验中,与采用模拟退火算法的指令级细粒度划分相比,获得的性能平均高9．6％,最终结果硬件面积小29％。     

基于SoC的卡拉OK软硬件实现的研究

本文首先介绍了基于SoC的卡拉OK系统的核心硬件音效处理器,包括常见的四类音效处理器各自的特点,音效处理器的架构分析及在原有架构基础的信号流的优化.其次,从固定声音延时、变化声音延时两方面对卡拉OK的音效处理系统进行硬件加速,满足回声、混响、镶边、合声和颤音等音效的一套硬件架构.再次,阐述卡拉OK必备的点歌系统的分析及设计方案,达到功能完备,界面美观,操作简单易于上手.最后,突破传统卡拉OK单一的唱歌模式,对评分系统进行技术分析和方案研究,从而通过评分系统为用户提供从点唱到娱乐互动的全新体验.     

一种基于AMBA总线的SoC硬件加速器设计

为了解决面向特定的应用场景下,嵌入式处理器处理能力不足的问题,针对片上SoC系统设计了一款硬件加速器,通过对系统算法进行深入分析,确定了硬件加速器的功能需求,并基于AMBA(Advanced Microcontroller Bus Architecture)总线架构设计了相关接口,使其符合AMBA总线协议的时序要求。在完成RTL代码之后,通过对电路进行仿真进一步验证了硬件加速器的时序功能与逻辑功能。仿真结果表明硬件加速器确实提高了系统整体的数据处理性能与算法程序的执行效率。     

基于ICA的快速定点算法

介绍了独立分量分析(ICA)的模型定义、数学原理等基本问题.在分析ICA基础上引入了固定点算法(FastICA).FastICA算法收敛速度快,迭代次数由传统算法的2 000次减少到3～10次.实验表明,FsatICA具有良好的盲源分离性能和鲁棒性.     

基于平台的SoC技术

本文介绍了基于平台的SoC技术,对其关键技术进行了介绍,比较了基于平台的SoC技术与传统IC技术的异同。     

SoC门级功耗分析方法

随着IC设计规模的增大和运行频率的提高,设计中低功耗的需求也随之提高,在芯片投片之前,能够比较准确的评估出芯片的功耗是当前设计中非常关键的技术点之一。比较四种不同层次的功耗分析方法,门级功耗分析兼有精度高,分析速度快的优点。根据SPI接口电路实践,描述了门级功耗工具的使用方法,并通过门级和晶体管级分析的对比测试证明该方法能较为准确的估算出新品的功耗,为SoC项目的正常研发提供帮助。     

基于SoC设计的软硬件协同验证技术研究

软硬件协同验证是SoC设计的核心技术。其主要目的是验证系统级芯片软硬件接口的功能和时序,验证系统级芯片软硬件设计的正确性,以及在芯片流片回来前开发应用软件。本文介绍了基于SoC设计的软硬件协同验证方法学原理及其验证流程。然后分析了SoC开发中采用的3种软硬件协同验证方案,ISS方案、CVE方案、FPGA／EMULATOR方案,对其验证速度、时间精度、调试性能、准备工作、价格成本、适用范围等各方面性能做出比较并提出应用建议。     

基于JTAG的SoC片上调试系统设计

文章提出了一种基于JTAG的SoC片上调试系统设计方法,该系统主要包括JTAG接口和片上调试模式控制单元。通过执行不同的操作指令,该片上调试系统可实现断点设置、单步执行、寄存器和存储器内容监控、在线编程以及程序运行现场设置等调试功能。文章同时说明了片上调试系统的工作原理和硬件架构。     

基于IP核复用技术的SoC设计

概述了国内外IP产业的发展情况,论述了我国发展IP核复用技术SoC设计的可能性和必要性,指出我国急需发展的关键芯片及IP核种类.     

A System-layer Infrastructure for SoC Diagnosis

During IC manufacturing phase, discriminating between good and faulty chips is not enough. In fact, especially in the first phase of the production of a new device, a complete understanding of the possible failures is quickly required to ramp up production yield. For test engineers, dealing with the manufacturing test of Systems-on-chip (SoCs) means to tackle the extraction of diagnostic data from faulty chips. Another equally important aim of diagnosis, in a later step of a product lifecycle, is to find the real root cause of silicon misbehaviors for field returns. At the core test layer, the adoption of diagnosis-oriented Design-for-Testability structures is almost mandatory and many solutions have been worked out for several types of cores; diagnosis data retrieval often consists in the execution of a set of self-test procedures whose application order and/or customization may depend on the obtained results themselves. This paper details the characteristics of a system-layer test architecture able to manage efficiently SoC self-diagnostic procedures. This architecture is composed of a diagnosis-oriented Test Access Mechanism (TAM) and an Infrastructure-IP owning enough intelligence to automatically manage core diagnostic procedures. Both of them have been designed in compliance with the IEEE 1500 Standard for Embedded Core Test and exploit the characteristics of Self-Test structures inserted for the diagnosis of memory, processor and logic cores. This approach to SoC diagnosis minimizes ATE memory requirements for pattern storage and drastically speeds up the complete execution of diagnostic procedures. Experimental results highlight the convenience of the approach with respect to alternative ATE driven diagnosis procedures, while resorting to negligible area overhead.

一种32 Bit SoC软硬件协同验证环境的实现

软硬件协同验证是系统芯片设计的重要组成部分。针对基于32 Bit CPU核的某控制系统芯片的具体要求,提出了一种系统芯片软硬件协同验证策略,构建了一个软硬件协同验证环境。该环境利用处理器内核模型支持内核指令集的特性运行功能测试程序,实现SoC软硬件的同步调试,并能够快速定位软硬件的仿真错误点,有效提高了仿真效率。该SoC软硬件协同验证环境完成了设计目的,并对其他系统芯片设计具有一定的参考价值。     

基于SoC的数据采集与交互系统设计

为了解决检测设备接入Ethernet,设计了一种基于SmartFusion2的SoC的数据采集与交互系统,完成设备数据信息的采集及处理并实现远程数据交互与共享。系统以SmartFusion2的FPGA器件为核心,将现场检测设备得到的数据经过Ethernet以网页的形式在PC上显示。反之,以同样的路径将主控的指令传输到外部的终端设备。通过一智能家居系统的实际运行测试,系统具有安全、可靠、稳定的特点。     

基于SoC平台的H.264解码器IP核设计

介绍了SoC的发展概况和趋势,提出了一种基于SoC平台的H．264解码器优化设计架构。在设计中采取了灵活的帧场自适应解码策略,对于总线时序需求较高的模块采用了流水线设计,对总线进行了时分复用;在可变长解码部分．对各个功能模块进行了控制分离,这些优化除了可有效地减小时钟频率需求外,还可在一定程度上兼容其它的视额压缩标准．如MPEG-2。最后实现了这个设计,并给出了实验结果。