一种改进的CAVLC分组解码优化算法

CAVLC（基于上下文的自适应变长编码）由于码字的长度不固定,其解码器的设计往往是整个视频解码器的难点之一。文中对H．264熵解码模块进行了研究,利用分组优化查表思想,在分析了CAVLC码表特征后,提出了一种将CAVLC码字分为前缀和后缀两部分,根据前缀分组,利用后缀信息查表得到对应比特串的分组解码优化方法。结果表明,所提出的CAVLC分组解码优化算法在节省存储空间和提高解码速度方面具有优异的性能。     

基于码头分组的CAVLC解码算法优化

H.264的变长编码(CAVLC)针对不同的编码系数采用多组码表分别进行编码,在提高熵编码效率的同时增加了解码算法的复杂度.本文在分析R.Hashemian定长分组多级查找表解码方法的基础上,结合码表的结构特点和统计规律,提出了一种基于码头分组的CAVLC解码优化算法.结果表明,基于码头分组的CAVLC解码优化方法解码速度优于R.Hashemian法,同时节省了24.7%的存储空间.     

H.264中CAVLC解码的分组优化

本文介绍了H.264协议解码器的基本框架,针对协议所采用的基于内容的自适应变长编码(CAVLC)讨论了解码效率,对解码模块采用了基于分组的查表法优化,分析、比较了优化前后的存储空间分配和处理性能,并探讨了在不同应用条件下优化的特点。     

基于FPGA的H.264解码IP核中CAVLC熵解码模块的设计

提出了一种基于FPGA的H.264视频解码的IP核设计方案,对以NIOS Ⅱ软件处理器为内核的SOPC系统进行了优化,对CAVLC熵解码进行了优化。CAVLC熵解码模块硬件加速的方法,与无硬件加速的NIOS Ⅱ软件解码方法相比,缩短了解码耗时,使基于FPGA的H.264视频实时解码和播放成为可能。     

基于变步长分组的H.264系数码表优化

H.264标准采用内容自适应变长编码CAVLC,针对不同的编码系数采用多组码表分别进行编码,在提高熵编码效率的同时,结构各异的码表使解码算法的复杂度过高.本文通过分析码表的结构特点和码字查找的统计规律,提出了一种基于变步长分组的系数码表优化方法,将遍历二叉树的全搜索过程简化为分级逐层查找.实验结果表明,本文给出的快速CAVLC解码算法与原有解码算法相比,可以提高解码速度达3倍以上,且编码码率越高,算法的优化性能越好.     

H.264硬件解码核的FPGA实现

针对H.264/AVC的视频解码问题进行了研究,给出了H.264解码核的硬件实现方案,对熵解码CAVLC查表方案进行了优化.详细介绍了句法预测模块、反量化、逆DCT以及帧内预测模块的具体实现结构;并引入流水线、并行处理和状态机处理方法来提高处理速度,实现了解码结构上的优化.该算法在EP2S60F672C5ES FPGA上获得验证,结果表明给出的H.264解码算法是正确的,且有节省硬件资源和较快解码速度的优点.     

H.264中CAVLC解码算法的改进

对H.264中CAVLC解码算法进行了研究,提出了一种改进的CAVLC变长表格查找算法.先根据码字前缀中0的个数将变长的二维表格分解成两个表,再分别转换为哈夫曼树,大大提高了查找速度.     

H.264解码器的系统设计及CAVLC的硬件实现

设计了一种软硬件协同处理的H.264解码器系统方案,基于该方案给出CAVLC解码模块的硬件实现结构,采用有限状态机实现解码的流程控制,并对其查表部分进行优化.验证结果表明,在尽量降低硬件资源损耗的基础上,该方案能满足H.264基本框架4CIF格式图片30 f/s(帧/秒)实时解码的要求.     

H.264/AVC视频编码标准中CAVLC解码器的设计

提出了一种应用于H.264/AVC的快速低功耗CAVLC解码器设计方法.对较复杂的几个模块进行了算法和结构上的优化,减少了占用的硬件资源,降低了实现复杂性.仿真结果表明:采用该方法设计的解码器可以正确解码每个变换块中的变换系数,且能在一个时钟周期解出一个句法,完全可以满足H.264视频实时解码的要求.     

基于哈希表查询的CAVLC解码查表优化算法

主要针对当前H.264/AVC中CAVLC中的标准解码方法 TLSS查表时存在查表时间长的问题,提出了一种全新的基于哈希表快速查询的CAVLC解码查表优化方法。在CAVLC解码查表中引入哈希表查找技术,提高了CAVLC解码查表速度,降低了CAVLC解码中不规则可变长码表(UVLCT)的码字获取时间,从而减少CAVLC解码查表时间。实验仿真结果表明,在没有丝毫降低视频解码质量前提下,相比于标准TLSS方法,提出的新算法可以提高约18%~22%的表查找时间。     

一种新型的AVS熵解码码表结构

传统AVS熵解码过程中需要存储大量的码表数据,并且在码表查询和切换的过程中存在很多的判断和跳转指令,严重地降低了解码速度,不利于DSP的实现。为了实现嵌入式AVS视频解码器,通过分析熵解码码表的特点,提出了一种新型的码表结构和一种分组查询的查询方法,代码实现采用DSP汇编语言。结果表明,与传统的码表结构和查询方式相比较,大大节省了数据空间,缩短了代码的执行时间,提高了解码的效率。     

AVS熵解码在OMAP3530上的实现及优化

结合DSP硬件结构,首先对指数哥伦布码算法的实现进行结构上的调整,其次对熵解码部分的手工汇编实现高效的流水编排,最后结合熵解码数据的存储访问对cache进行优化。仿真结果与传统的C语言相比,程序运行周期降低了约21.49%,码率也显著提高。     

一种基于分段CRC码级联Hash极化码的设计

极化码作为一种线性分组码，具有较低的编码复杂度和确定的构造，但当其为中短码长时，性能会有所降低。提出一种基于分段循环冗余校验（cyclic redundancy check，CRC）码级联Hash极化码的设计方法，该方法在原有Hash极化码（Hash-Polar）的基础上，采用CRC分段校验进行双校验，分段CRC码在译码过程中能辅助路径度量，即对译码路径进行修饰，以此提高路径选择的可靠性，提高性能；另外，分段校验是将校验码分散地添加到输入的信息序列中，译码时对于CRC不通过的情况，可提前终止译码路径以省去不必要的译码计算量。最后，译码结束时，Hash校验码对修饰后的L条路径进行校验，选出最佳译码路径。仿真结果表明，所提出的设计方法比 CRC 辅助的 Hash 极化码（Hash-CRC-Polar）误码性能更优异。在高斯信道下，当码长为 128 bit、码率为 1/2、误码率为 10^-3时，所提出的基于分段 CRC 校验码的 Hash 极化码比Hash-CRC-Polar获得了约0.25 dB的增益。     

Turbo码OFDM系统性能仿真研究

非二进制Turbo码是无线城域网标准IEEE802.16物理层规范中WirelessMan-OFDM信道编码的可选方案之一。采用基于SISO的Turbo译码方法,基于比特似然比,对WirelessMan-OFDM非二进制Turbo码的性能进行了仿真研究;译码时首次采用了一种简化的软解映射方法,其误码性能与传统方法相差很小,而计算量却大大降低,解映射的同时对信道进行了均衡,因此该方法具有很大的实用价值。     

一种适用于DTMB系统的NR译码方法

在分析国标数字电视传输系统NR编码的基础上,提出一种以节省硬件资源为目标的NR译码方法。首先根据DTMB系统中(16,8,6)NR编码关系式,推导出由衍生比特表示信息比特的生成关系式;进而,结合信息比特表示衍生比特的生成关系式、衍生比特表示信息比特的生成关系式和(16,8,6)NR码至多可以纠正2位误码的特点,通过逻辑分析,给出了NR译码方法;然后,根据译码方法,设计了硬件实现结构;最后,通过实例分析了本文方法的译码过程及可行性,并分析了硬件实现资源情况。本文方法能够达到(16,8,6)NR码纠2位误码的纠错极限,与传统的最大似然估计算法相比,实现简单,极大降低了译码器的复杂度,节省了硬件资源。     

DVB-S2中LDPC和积译码的GPU实现

第二代卫星数字广播系统DVB-S2采用接近Shannon限的LDPC码作为内码.在LDPC译码方式中,软判决的和积译码性能最佳,但是由于其采用大量浮点数运算,使得译码器的软硬件实现都较困难.为此,提出一种采用图形处理器(GPU)编程进行译码的实现方式.GPU的并行处理功能使其可以同时满足高精度浮点运算和高速实时解码的要求,为DVB-S2的实际应用提供了新的思路.采用计算机上NVIDIA GeForce 9600显卡编程环境,实现了满足高清视频要求的信息吞吐速率.     

DRM系统中卷积编码及Viterbi译码的实现

卷积编码和Viterbi译码是一种有效的前向纠错方法,广泛应用在移动通信和卫星通信中。给出了在DRM系统中由Punctured(4,1,6)卷积码作为母码产生的Punctured卷积码的编码及其Viterbi译码的软件实现方法和截尾译码的方法,从而为各种不同码率的卷积码的编、译码给出了一种可行的实现方法,并且为DRM系统中的编码设计提供了条件。     

分割转移构造下QC-LDPC码设计与实现

为了降低码长较长的LDPC码在随机构造下编译码的复杂度与难度,利用PS(分割转移法)构造一类不存在四环的(6075,5402)QC-LDPC码,并对其性能进行了仿真,仿真结果表明该准循环码可以达到与同等长度下随机码相同的性能。针对此结构,利用VHDL编程实现了编译码过程,并验证了其正确性,与随机LDPC码相比实现复杂度与难度大大降低。