基于VHDL语言的数字频率计的设计与仿真

介绍了一种采用VHDL语言设计数字频率计的方法,利用测周法和测频法相结合的原理,对传统的频率计进行了改进,实现了0 Hz~1 MHz的频率测量范围,并且给出了仿真结果.仿真结果表明,该频率计具有体积小、测量精度高、可靠性好等特点,同时可以通过修改程序达到扩大测量范围的目的.     

基于CPLD直接测频法的数字频率计设计

基于直接测频法原理,利用CPLD可编程器件EP1K50QC208-3设计了数字频率计.数字频率计主要有主板及显示两大模块.软件部分采用VHDL硬件描述语言进行设计,最后实现在LED数码管上显示频率为1~999 999 Hz的数字频率计.该设计方法与传统的测周期法系统相比,具有测频精度高、速度快、范围宽等优点.     

基于VHDL的等精度数字测频系统

本文阐述了等精度测频的原理，并应用VHDL设计了数字式频率系统，设计具有较高的实用性和可靠性。     

简易数字频率计的设计与分析

本设计以新型单片机ＡＴ８９Ｃ５２为核心，充分利用ＡＴ８９Ｃ５２中三个可编程定时／计数器，采用测量Ｎ个信号波形周期的算法，实现了频率、周期的高精度测量。     

基于EDA技术的数字频率计设计方法

介绍一种基于大规模可编程逻辑器件的频率计设计,该设计采用"自顶向下"的设计方法,先进行顶层原理图设计,再进行底层各模块VHDL程序设计,并通过波形仿真和实验箱下载验证设计结果。     

基于VHDL语言的数字锁相环的设计与实现

为了改善数字通信系统的同步性能，保证系统工作稳定、可靠，对锁相环电路进行了研究。在分析模拟锁相环缺点的基础上，介绍了数字锁相环的工作原理，并用VHDL语言对该系统进行了设计，给出了数字锁相环电路3个主要模块的设计过程及仿真结果，得到了该系统的顶层电路。实验及仿真结果表明，数字锁相环是解决同步问题的重要措施之一。     

数字频率计的设计与实现

本文介绍了一种基于AT89C51单片机的数字频率计。该数字频率计利用单片机内部的定时/计数器,配合相应的前置信号处理电路、外围接口电路以及相应的软件可完成待测周期信号的频率测量。     

使用VHDL语言设计数字系统

用硬件描述语言ＶＨＤＬ设计数字系统是电子设计自动化（ＥＤＡ）技术的重要内容。讨论了ＶＨＤＬ语言在ＥＤＡ中的诸多优点,给出了使用ＶＨＤＬ语言编程设计数字系统的一个实例,并得出仿真的结果。     

CPLD数字频率计系统的研究与设计

CPLD是PLD的家族成员之一,它比一般的PLD具有更高的集成度、良好的工作可靠性和稳定性.用CPLD作频率计数字电路的核心部件,可简化频率计的硬件电路,提高系统的工作速度,节约设计与制造成本.文中介绍了用CPLD设计制作十进制数字频率计系统的方法.     

硬件描述语言在数字系统设计中的应用

硬件描述语言（VHDL）是数字系统高层设计的核心,是实现数字系统设计新方法的关键技术之一。本文介绍了硬件描述语言的功能特点,并通过彩灯控制系统的设计过程（给出了仿真结果）,介绍应用硬件描述语言及自动综合系统以自顶向下的方法进行大规模数字系统设计的过程,揭示了硬件描述语言设计数字系统、逻辑综合和仿真等技术在数字系统设计中的重要地位和作用。     

开关磁阻电动机测速电路的VHDL数字化设计

利用数字电路完成对SRD测速电路的设计，并用VHDL，语言进行描述，经过功能仿真，下载到一片FPGA上制成单片数字化测速电路，并在全数字化的SRD系统中使用了该专用测速芯片，其测速精度优良，测速速度优于单片机测速方法。     

基于VHDL的一种数字低通滤波器设计

在了解FPGA设计原理的基础上,利用MAX+plus软件和MATLAB,对横截型数字低通滤波器进行了设计,得到VHDL程序语言设计的相关参数;最后通过仿真对滤波器性能结果进行了分析和总结。     

基于VHDL语言的快速Reed-Solomon译码器设计

设计了能纠正一个符号错误的 RS(Reed-Solomon)译码器,给出了该译码器的 VHDL 模型。利用XILINX 公司的 Foundation Series 3.1i 集成设计环境完成了该 RS 译码器的 VHDL 源代码输入、功能仿真、布局与布线、时序仿真, 并用 XC4005EPC84可编程逻辑芯片实现了电路设计。     

等精度数字转速表的VHDL设计

采用VHDL设计了基于等精度测量原理测量物体转速的数字电路,在闸门时间内的总误差时间只有1/fCLK,且在整个量程中具有相同的测量精度,克服了传统转速表在标称测量范围内,对应不同的转速具有不同的测量误差这一弊病.闸门信号采用32位可预置定时器,使电路在应用设计中更为便捷.采用了特殊的去噪电路,使FIN信号在等于1期间,脉宽<10/fCLK的噪声信号不会对测量产生影响;给出了去噪电路、控制电路和等精度测量电路的VHDL代码.在fCLK=10MHz时,可测转速范围的理论值为0.14～16777215r/min.     

智能函数发生器的VHDL设计与仿真

以函数信号发生器的功能为设计对象,运用EDA技术的设计方法,进行各种波形的输入设计、设计处理,项目校验和器件编程.在VHDL语言的编写中按照行为描述,寄存器传输描述,实现了几种波形的软件设计和具体逻辑元件结构的硬件映射.结合FPGA/CPLD的开发集成环境,产生了函数信号发生器的各种信号,同时完成了行为仿真、时序和功能仿真,给出了在GW48-CK型实验开发系统上实现的正弦波形仿真结果.实验表明采用该方法能生成锯齿波、三角波、阶梯波、正弦波等波形,实现了信号发生器的功能,说明该设计是行之有效的.信号发生器功能设计的方法可以推广到其它电子系统的设计中.