0.1～325GHz频段InP DHBT器件在片测试结构建模

给出了InP DHBT器件在片测试用到的开路和短路结构的等效电路模型.模型拓扑结构基于物理结构建立,并对其在亚毫米波段的高频寄生进行相对完整的考虑.模型的容性和阻性寄生采用解析提取技术,从开路结构低频测试数据中获取.模型的高频趋肤效应采用传统物理公式计算初值,并结合短路测试结构的低频解析提取结果对计算公式进行修正,使其适用于实际测试结构建模.模型拓扑结构和参数提取方法,采用0. 5μm InP DHBT工艺上设计所得开路、短路测试结构进行验证.模型仿真和测试所得S参数在0. 1～325 GHz频段内吻合地很好.     

可缩放的开路通路地屏蔽电感在片测试结构去嵌入方法

建立了标准CMOS工艺电感在片测试寄生参量模型.实验验证了相同频率时,信号线寄生的串联电阻、串联电感、并联电容与信号线的长度成正比.进而针对不同外径电感到焊盘之间信号线长度不同,采用相同去嵌入结构引起测量误差,不同的测试去嵌入结构又大大增加芯片面积的问题,首次提出针对该信号线寄生参量的按比例缩放地屏蔽开路通路测试结构去嵌入解决方案.使用0.35μm两层多晶硅、四层互连线的CMOS工艺电感流片验证了该方法的有效性.     

可缩放的开路通路地屏蔽电感在片测试结构去嵌入方法

建立了标准CMOS工艺电感在片测试寄生参量模型．实验验证了相同频率时,信号线寄生的串联电阻、串联电感、并联电容与信号线的长度成正比．进而针对不同外径电感到焊盘之间信号线长度不同,采用相同去嵌入结构引起测量误差,不同的测试去嵌入结构又大大增加芯片面积的问题,首次提出针对该信号线寄生参量的按比例缩放地屏蔽开路通路测试结构去嵌入解决方案．使用0.35μm两层多晶硅、四层互连线的CMOS工艺电感流片验证了该方法的有效性．     

低阻硅CMOS工艺片上互连线模型

提出了一种新的互补金属氧化物半导体(CMOS)工艺片上的互连线模型,模型在考虑互连线金属导体高频效应和衬底效应的基础上,引入了一个电容来表征金属导体通过氧化层在低阻硅衬底中引起的容性耦合特性.建立的互连线模型通过0.18 μm CMOS工艺上制作的互连线测试数据验证,频率精度可至50 GHz.     

Raphael-深亚微米集成互连参数仿真优化系统

针对超深亚微米层次下的金属互连设计,使用Raphael(集成布线互连)仿真系统完成了互连寄生效应参数的提取。介绍了Raphael仿真系统的主要功能及基本应用,并分析了常规集成布线互连参数模型。采用二层跨越式互连结构,对寄生电阻、电容参数进行了仿真,并得到电流密度的分布结果。这些参数的提取及验证对电路的布局设计是十分重要的。     

太赫兹平面肖特基二极管参数模型

根据太赫兹平面肖特基二极管物理结构,在理想二极管SPICE参数模型的基础上建立了二极管小信号等效电路模型。依据该二极管等效电路模型设计了基于共面波导（CPW）去嵌方法的二极管S参数在片测试结构,并对其在0.1~50 GHz、75~110 GHz频率范围内进行了高频小信号测试,利用测试结果提取了高频下二极管电路模型中各部分电容、电阻以及电感参数。将相应的高频下电容与电阻参数分别与低频经验公式电容值和直流I-V测试提取的电阻值进行了对比,并利用仿真手段对高频参数模型进行了验证。完整的参数模型以及测试手段相较于理想二极管SPICE模型和传统的参数提取方法可以更为准确地表征器件在高频下的工作状态。该建模思路可用于太赫兹频段非线性电路的优化设计。     

基于体积分方程的三维集成电路互连线电磁快速求解器

三维集成电路通过高密度金属互连线实现芯片在三维空间上互连,其电路参数的快速提取是保证信号完整性良好设计的关键技术之一.文中基于体积分混合势积分方程（mixed potential integral equation,MPIE）方法,结合多层平面介质格林函数与预纠正快速傅里叶变换（pre-corrected fast fourier transformation,pFFT）方法,通过对互连线内趋肤电流准确建模,实现对互连线结构S参数的快速准确提取.通过对典型互连线结构的仿真表明,本文求解器得到的结果与商业软件HFSS结果在网格剖分考虑趋肤效应时,其精度相当,计算效率可提高50%以上.所以本文方法在三维集成电路互连线参数快速提取方面具有一定的应用前景.     

类同轴TSV的高频电学模型与分析

类同轴硅通孔(TSV)是射频三维(3D)集成电路(IC)中常用的垂直互连传输结构。针对该结构提出了一套通用的电阻-电感-电容-电导(RLCG)寄生参数计算公式,以及对应的高频等效电路模型。寄生参数是结构尺寸和材料特性的函数,可以方便地用于预测电学性能。使用三维全波仿真软件对所提出的模型进行了高达100 GHz的仿真验证,并分析了模型的散射参数与结构尺寸之间的关系。最后提出了特征阻抗的计算和优化方法,该方法可以为类同轴TSV的参数的确定提供参考。     

一种考虑端口引线趋肤效应的GaAs PHEMT器件小信号模型

为了精确地表征高频GaAs赝配高电子迁移率晶体管(PHEMT)的器件特性,提出了一种考虑端口引线趋肤效应的GaAs PHEMT器件小信号模型。采用传输线理论,建立GaAs PHEMT的源-漏电压为0 V情况下沟道的T型等效网络。以量化沟道电阻为中间项,推导出含有趋肤效应模型的拓扑结构并提出参数解析提取方法。结合趋肤效应的高频响应特征,从频率高于40 GHz的测试S参数中剥离10 GHz以下的非本征参数,然后从剥离之后的网络参数中提取趋肤效应模型参数值。采用总栅宽为4×25μm GaAs PHEMT管芯用于模型和模型参数提取方法的验证。结果显示在2~110 GHz下,该模型的仿真结果与测试结果吻合较好。     

RF-CMOS建模:MOST在片测试结构寄生分析

提出了一种新的RF-CMOS晶体管在片测试结构寄生模型,模型综合考虑了射频/微波条件下RF-MOST器件在片测试结构中的各种寄生效应.模型考虑了PAD-互连金属、互连金属-DUT(device under test)之间的非连续性,对互连金属和基底之间的寄生效应单独进行了考虑.通过引入一个新的元件,对PAD结构基底感性损耗进行表征.模型最终应用到采用CSM(Chartered Semiconductor Manufacture Ltd)0.25 μm RF-CMOS工艺制造的测试结构寄生效应等效电路建模中,高达40GHz测试和仿真数据验证了模型的良好精度.     

the Good,the Bad and the Ugly

《Sat Magazine》,2012年11月刊对于当红的有效载荷商业搭载(Hosted Payload)业务,由十余家知名航天企业组成的"有效载荷搭载联盟"(HPA)显然颇具发言权。在最新一期Sat Magazine杂志上,HPA的代表撰文细数了有效载荷搭载业务最近面临的"善、恶、丑":"善"——美国总统奥巴马在向国会提交的2013财年预算申请中为与有效载荷     

唯产业是根唯亮点是本--回眸"中国信息安全战略与趋势"高层研讨会4年之履

引言四季轮回,大自然总是不偏不倚地遵循着这一守则,使人类感受着异样的景观和不断的期待。《信息安全与通信保密》杂志社感受自然恩泽的同时,也期盼着能为信息安全产业界带来四季如春的新意与生机。 二零零一年始办的“中国信息安全发展趋势与战略”高层研讨会已经走过了4个年头,承蒙主管领导、专家学者及广大安全企业和行业用户之关照与呵护,4年后的今天依然能够站在产业的前沿,架设各方之间的桥梁,领略产业风景。此心情不敢独有,现就产业发展之线,连贯研讨会4年的历程,与各方人士共飨。     

电磁脉冲参数对二极管击穿特性的影响分析

为研究电磁脉冲作用下p-n-n+型二极管的击穿及损伤情况,文中结合Si基p-n-n+型二极管,采用漂移—扩散理论结合热流方程,建立了二极管的二维电热模型。仿真结果表明,电压信号的上升时间和幅值对二极管是否击穿有直接影响,上升时间越短、初始偏压越高,则二极管越容易击穿。损伤及烧毁阈值随电压幅度的增加而升高,随上升时间的增加而降低。     

Comparing the Impacts of the Capillary and the Molded Underfill Process on the Reliability of the Flip-Chip BGA

In the assembly process for the conventional capillary underfill (CUF) flip-chip ball grid array (FCBGA) packaging the underfill dispensing creates bottleneck. The material property of the underfill, the dispensing pattern and the curing profile all have a significant impact on the flip-chip packaging reliability. Due to the demand for high performance in the CPU, graphics and communication market, the large die size with more integrated functions using the low-K chip must meet the reliability criteria and the high thermal dissipation. In addition, the coplanarity of the flip-chip package has become a major challenge for large die packaging. This work investigates the impact of the CUF and the novel molded underfill (MUF) processes on solder bumps, low-K chip and solder ball stress, packaging coplanarity and reliability. Compared to the conventional CUF FCBGA, the proposed MUF FCBGA packaging provides superior solder bump protection, packaging coplanarity and reliability. This strong solder bump protection and high packaging reliability is due to the low coefficient of thermal expansion and high modulus of the molding compound. According to the simulation results, the maximum stress of the solder bumps, chip and packaging coplanarity of the MUF FCBGA shows a remarkable improvement over the CUF FCBGA, by 58.3%, 8.4%, and 41.8% (66 $mu {rm m}$), respectively. The results of the present study indicates that the MUF packaging is adequate for large die sizes and large packaging sizes, especially for the low-K chip and all kinds of solder bump compositions such as eutectic tin-lead, high lead, and lead free bumps.      

澳洲插头产品的法规要求及标准解析

介绍了澳大利亚插头产品的法规要求及插头的型式、尺寸、参数和测试要点,分析了插头的电流额定值和配线之间的关系,强调了插销绝缘套的要求。对重要的试验项目,如弯曲试验、插销绝缘套的耐磨试验、温升试验、高温压力试验进行了说明。     

3G中移动台主呼接入过程中安全问题分析

本文对当前3G反向链路呼叫及通话过程中的安全问题做了分析,并分别从MS和BS相互之间的AKA、信令完整性保护和数据保密、入侵检测等进行了讨论。另外,在讨论中适当地将安全与移动性管理相结合,并根据实际应用中的安全问题提出了一些新的设想和解决的方法。     

宇航元器件应用验证指标体系构建方法研究

通过分析宇航元器件应用验证指标体系的特点,建立了一套面向宇航元器件应用验证的指标体系构建方法,该方法分别应用专家遴选系统、头脑风暴法和德尔菲法,解决了宇航元器件应用验证指标体系构建中的专家遴选、因素识别和指标体系构建问题。最后,应用该方法建立了宇航元器件应用验证综合评价指标体系基本结构。     

乙未岁风好正扬帆

送走驰骋追梦的马年,迎来了风好正扬帆的羊年.羊祥开泰千家喜,春满神州万物荣.值此辞旧迎新之际,《印制电路信息》杂志社的全体工作人员怀着诚恳的感恩之心,向在印制电路行业各个岗位上为把行业做大更要做强奉献自己的才智、孜孜不倦地工作、默默奉献的印制电路同仁一年来对《印制电路信息》报刊的关注、出谋划策、陪伴和支持表示衷心感谢!