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《固体电子学研究与进展》2020,(4)
超高频射频识别标签(UHF RFID)的一个重要指标是工作距离,而提高工作距离的有效方法是降低标签工作功耗。针对一款基于EPC Class-1 Generation-2/ISO18000-6C协议的RFID芯片,提出一种数字后端设计中时钟树动态功耗的优化方法,该方法可以在已完成布局布线的版图上进一步降低动态功耗。在时钟频率1.28MHz、返回频率170 kHz条件下,功耗仿真结果由1.58μW降低到1.357μW。已在TSMC 0.18μm工艺下流片,室温情况下准备阶段样品测试结果数字功耗为0.752 5μW,与后仿真结果0.750 0μW接近,实测激活灵敏度为-18.5 dBm。 相似文献
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在一些复杂的SoC中,往往要使用嵌入式存储器,而双边访问的嵌入式存储器(DARAM)常用于许多低功耗的场合。这样,用时钟的双边沿来控制存储器的读写数据是不可避免的。这种时钟用作数据(clock as data)的情况通常会在SoC设计的逻辑物理综合阶段产生很多时序收敛的棘手问题,时钟隔离电路恰好能解决这个问题。实践证明,这种改进的时钟电路结构大大减少了设计的时序收敛时间和设计流程的复杂度。 相似文献
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利用锁相环(PLL)为高速低功耗并行传输电路发射机生成时钟信号的系统。设计了一个稳压器(Voltage Regulator),为PLL中对噪声敏感的模块提供低噪声的电压源。在此基础上提出了一种新型的动态改变工作频率的方法,应用于源同步(source-synchronous)模式的高速传输电路。此方法可以在不改变PLL状态的情况下快速改变输入输出(I/O)电路的工作频率,降低功耗。整个芯片采用0.18μm CMOS工艺设计并流片测试成功。 相似文献
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基于门控时钟的低功耗MCU的设计与实现 总被引:1,自引:1,他引:0
文章研究了一种基于门控时钟的低功耗MCU的设计与实现,详细阐述了门控时钟的实现机制,以及为避免引入诱导噪声所采取的措施。经过Power Compiler分析和VCS仿真,使这种基于门控时钟的低功耗MCU在性能几乎没有损失的情况下,降低了5%—15%的功耗,而芯片面积仅增加4%。最后,采用TSMC 0.35um CMOS工艺实现了该低功耗MCU。 相似文献
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针对分布式飞行仿真的时钟同步问题,在Luca Schenato等人的ATS(Average Time Synchronization)算法的基础上,提出了基于归并策略的一致性时钟同步算法。该算法会在获得系统时钟后,通过邻近原则或者极大极小原则对时钟进行排序组合,以此加快算法的收敛速度;同时通过重定义ATS算法的调节因子σij,使时钟收敛具有自适应性,进一步加快时钟收敛速度,使得该算法更佳适用于飞行仿真控制试验的数据同步过程。实验表明该算法相比于原算法在同步精度、收敛速度、稳定性都得到提升。 相似文献
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通过分析MCML结构的设计方法,设计了高速低功耗四位并行加法器,采用TSMC 0.25 CMOS标准工艺完成设计。该电路工作频率达到1GHz,功耗为1.5mW,用于实现高速数字系统加法器单元。 相似文献
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In this research, we propose the Clock Synchronization by Least Common Multiple (CSLCM) method to remove the clock offset and clock skew among the sensor nodes. The proposed CSLCM enables the nodes to reach a network synchronization time by calculating the least common multiple of their Clock Time Period (CTP). The network is organized into clusters and every node reaches the network synchronization time using its own CTP. Simulation results show that, the CSLCM algorithm is more efficient compared to the Average Time Synchronization with Pairwise messages (ATSP) in terms of accuracy, communication overhead, and computation overhead. 相似文献
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控制系统时钟激励信号的正确打是芯片内测试的关键所在,以JTAG协议为基础,文章介绍了芯片时钟端口的设计方法以及对芯片进行内测试时外部时钟信号的控制方法,最后,文章提出了一种应用多相时钟芯片的测试规则,满足测试对时序的要求。 相似文献
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针对时钟布线提出了一种有效的变线宽算法。该算法通过对时钟树中各树枝延迟敏感度的分析,选择总体最优的连线进行变线宽处理,使得时钟树的路径延迟最小化。在延迟优化后,为了使时钟偏差小于给定的约束,通过变线宽对各种钟汇点的延迟进行全面的再分配,使延迟最大的时钟汇点延迟最小化,而延迟较小的路径延迟适当增加,以进一步改善时钟树延迟。实验结果表明,该算法有较高的运行效率,时钟树的路径路径和时钟偏差得到了显著的改 相似文献