多相并行FIR滤波器的FPGA高速实现方法

L路多相并行FIR滤波器的工作速率是单路串行FIR滤波器的L倍,基于多项式分解的多相并行FIR滤波器实现结构简单、计算复杂度小、滤波运算延迟少;针对多相并行FIR滤波器,给出了基于多项式分解的多相并行FIR滤波器优化实现结构的FPGA高速实现方法。归纳、整理和推导了2路至8路基于多项式分解的多相并行滤波器优化实现结构,并针对FPGA实现的具体特点给出了多相并行滤波器优化实现结构的FPGA高速实现方法。通过测试分析可知,给出的基于多项式分解的多相并行FIR滤波器优化实现结构的FPGA高速实现方法能够在FPGA上高速实现多相并行FIR滤波器。     

一种新的FIR滤波器脉动实现结构

为了提高FIR滤波器的处理速度,一个主要手段是并行处理技术.并行处理除了可以提高运算速度外,还可以提高FIR滤波器的数据通过率以及降低系统功耗.本文首先从多项式分解角度给出一种FIR滤波器的并行结构.通过对此并行FIR滤波器的分析,提出了一种新的FIR滤波器的脉动实现结构.这种结构与一般的实现FIR滤波器的脉动结构相比具有规模小、能适应更高处理速度的优点.     

基于多项式分解的自适应FIR滤波器脉动结构

该文由多项式信号的并行表达得到一种ＦＩＲ滤波器并行结构，通过对ＦＩＲ滤波器并行结构的分析，提出了几种自适应ＦＩＲ滤波器的并行处理算法，同时给出了相应的脉动实现结构。     

4路多相信号半带抽取滤波器优化实现结构

高速FIR滤波器的4路多相实现结构工作的采样速率是单路串行实现结构的4倍,针对4路多相信号半带抽取滤波器直接实现结构计算复杂度大这一问题,提出了一种4路多相信号半带抽取滤波器的优化实现结构。推导得到4路多相信号FIR滤波器优化实现结构;在此基础上,分析不同输出组合的计算复杂度,给出4路多相信号半带抽取滤波器的优化实现结构。对于4路多相信号半带抽取滤波器,仿真结果表明,提出的优化实现结构的计算复杂度约为直接实现结构的75%,验证了其优越性。     

匹配滤波器的多相实现

本文介绍了匹配滤波器在直接序列扩频通信系统的同步捕获中的应用，研究了数字匹配滤波器的实现方法，提出了基于多相分解的实现结构。与传统的直接实现形式和折叠滤波器等改进形式相比，多相形式具有占用资源少的优点。     

一种用FPGA实现的FIR滤波器的结构

讨论了一种在ＦＰＧＡ中可实现的ＦＩＲ滤波器结构。该结构采用基于流水线型的乘加器和进位保留的加法阵列。为减少硬件消耗,乘法器使用的部分积由修改的Ｂｏｏｔｈ算法产生。ＦＩＲ滤波器用ＶＨＤＬ进行描述,并到ＦＰＧＡ中,从综合结果来看,提出的ＦＩＲ结构可以在ＣＸ４０２５ｅ－２中以５０ＭＨｚ的时钟频率高速运行。     

内插FIR数字滤波器的多相实现

提出一种内插FIR数字滤波器基于多相结构的优化实现方法.利用多相结构各子滤波器的自身对称和镜像对称特性,复用加权求和单元,显著降低了实现复杂度.以384阶、4倍内插SRRC滤波器的FPGA实现为例.验证了所提多相结构优化实现方法的优越性.     

AD6635中FIR滤波器的多相实现

通过分析多通道数字下变频器件AD6635的结构特点,提出了一种多相有限冲击响应(FIR)滤波器的设计方法,并给出了相应的参数.这种方法通过并联多个数据通路处理同一信号来构成多相滤波器.仿真证明,采用这种方法构成的多相滤波器,与非多相滤波器相比,在过渡带宽度、通带波纹、阻带衰减等主要滤波性能指标上有显著提高.     

多相抽取滤波器的FPGA实现

信号的多相分解在多抽样率信号处理中有着重要的作用.介绍了多相分解的基本理论,结合FIR抽取滤波器的多相分解形式,用Verilog HDL语言来实现2倍抽取滤波器的多相结构,QuartusⅡ软件仿真输出波形,并且用MATLAB对仿真结果进行验证并作比较.结果正确,最后将编程数据文件下载到FPGA芯片上.多相抽取滤波器的设计方法是可行的,整个设计过程由软件实现,参数易于修改.     

分布式结构的FIR滤波器的FPGA实现

本文将EDA技术引入"数字信号处理"课程实验教学,采用FPGA实现了一款基于分布式算法的4阶FIR滤波器;利用FPGA的ROM宏模块构建查找表,实现了分布式算法;利用QUARTUSⅡ软件完成分布式滤波器电路设计以及波形仿真。与传统的调用QUARTUS II软件中的参数化FIR宏模块实现方式相比,采用分布式算法实现FIR滤波器,不仅能大大节省FPGA资源开销,提高运算速度,而且有利于提升学生应用FPGA进行硬件设计与开发的能力。     

FIR结构IQ串行处理RRC滤波器

本文结合3GPP WCDMA协议25.213(Release6)下行调制与WCDMA终端基带数字处理器的实现,使用了基于FIR结构的RRC滤波器,同时采用串行处理IQ路数据的方式,提高了数据处理的效率,节约了ASIC设计时使用的资源.     

一种基于FPGA的FIR数字滤波器设计与实现

有限冲击响应(FIR)滤波器是数字通信系统中常用的基本模块。文章设计了一种流水结构的FIR滤波器,通过FPGA对其进行硬件加速控制。仿真结果验证了所设计的FIR流水结构滤波器功能的正确性。     

基于多相滤波结构的信道化及FPGA实现

随着现代电子战中电磁环境的日益复杂,军用接收机需具备同时处理多个信道信号的能力,即具备全概率截获能力。信道化接收机可将一个复杂信号分成多个信道,从而方便后续处理。文中利用一种简化的结构验证了该种信道化方案的可行性,并节省了逻辑资源。     

一种FIR滤波器的FPGA实现

数字滤波是语音与图像处理和模式识别等应用中的一种基本的数字信号处理部件。文中提出了一种采用FPGA器件并利用窗函数实现线性FIR数字滤波器的方案,使用Xilinx公司的XCS10FPGS器件设计了一个8阶8位FIR滤波器,阶数和位数以及滤波器特性均可方便地更改。     

基于FPGA的FIR滤波器的设计与实现

提出了一种采用Matlab的窗函数设计,使用现场可编程门阵列(FPGA)实现严格线性相位的16阶低通FIR数字滤波器的方案,并通过QUARTUS II 4.2和Matlab两种软件对设计方案进行联合仿真,验证了设计的正确性。     

全数字接收机中一种基于并行流水线与快速FIR算法的插值滤波器结构及其实现

该文在对已有的拉格朗日立方插值滤波器Farrow结构进行分析和研究的基础上,使用了流水线技术和并行处理技术来提高滤波器的速度。在此基础上提出了基于快速FIR算法的结构,降低了并行的Farrow结构的复杂度。对该算法结构进行了仿真,并在FPGA上实现。分析结果表明,改进后的结构有更快的运行速度和更低的功耗。     

基于可重构FPGA技术的自适应FIR滤波器的实现

有限冲激响应(FIR)滤波器设计遇到的难题是滤波要进行大量乘法运算,即使是在全定制的专用集成电路中也会导致过大的面积与功耗.对于用硬件实现系数是常量的专用滤波器,可以通过分解系数变为应用加、减和移位而实现乘法.FIR滤波器的复杂性主要由用于系数乘法的加法器/减法器的数量决定.而对于自适应FIR滤波器,大多数场合下可用数字信号处理器(DSP)或CPU通过软件编程的方法来实现,但是对于要求高速运算的场合,VLSI实现是很好的选择.基于这一考虑,可以用符号数的正则表示(CSD)码表示系数, 再利用可重构现场可编程门阵列(FPGA)技术实现.可重构结构的应用,能保证系统的其余部分同时处于运行状态时实现FIR滤波器系数的更新.文中利用CSD码和可重构思想,提出了用FPGA实现自适应FIR滤波器的一种方案.