H．264/AVC解码器中去块效应滤波系统

本文介绍了H．264/AVC编解码器中块效应产生的原因及去块效应滤波的算法原理,提出了基于FPGA平台实现的H．264/AVC解码器中的去块效应滤波系统的硬件设计方法,并通过了仿真验证。     

基于SoC平台设计的H.264/AVC CAVLC解码器

提出了一种基于SoC平台的CAVLC解码器.在尽量减少时钟消耗的前提下,此解码器可以解码每个变换块中变换系数的熵编码码流,并将结果按照块扫描顺序并行输出.通过在XILJNX的ISE6.0 FPGA开发软件下仿真及分析表明,在120MHz时钟时可以满足10 Mb/s码率下H.264标准中Level3.0的性能要求.     

H.264/AVC硬件解码器设计及其验证策略

提出了一种H.264/AVC硬件解码器的SOC/ASIC设计方案,并在实现电路的基础上,重点分析了基于文中的硬件设计方案的验证策略。该设计方案已经在基于FPGA的验证平台上通过功能原型验证,结果证明,这是一个完全可行的H.264/AVC硬件解码设计方案。     

H.264/AVC视频编码标准中CAVLC解码器的设计

提出了一种应用于H.264/AVC的快速低功耗CAVLC解码器设计方法.对较复杂的几个模块进行了算法和结构上的优化,减少了占用的硬件资源,降低了实现复杂性.仿真结果表明:采用该方法设计的解码器可以正确解码每个变换块中的变换系数,且能在一个时钟周期解出一个句法,完全可以满足H.264视频实时解码的要求.     

基于H.264/AVC和AVS的视频解码芯片系统结构设计

对H.264/AVC和AVS的宏观算法和局部异同点进行了分析,提出了基于H.264/AVC和AVS的视频解码器芯片系统结构,以满足高处理能力和高吞吐量的要求.在此结构中,将混合视频编码框架分为5个处理核,各处理核通过不同参数的设置来实现相应标准的处理过程,实现硬件的可重用.采用多级混合的流水线结构,充分利用视频处理任务级的并行性,提高处理的吞吐量.采用3级的存储器系统结构,并对存储器结构的3个层次分别进行优化,有效提高了数据访问的效率核并行度.     

基于SoC平台的H.264/MPEG-4 AVC解码器设计

提出了一种基于SoC平台的H.264/MPEG-4 AVC解码器设计方案,该方案基于Gaisler Research开发的LEON3 RISC核,采用双总线的流水线结构,具有很高的性价比,通过在Modelsim 6.0下的仿真结果表明,硬件解码部分在200 MHz系统时钟时可以实时解码H.264 High 44 4 profile 4.0 level码流.     

基于H.264/AVC的视频信息隐藏算法

在H.264/AVC的帧内预测环节,调制H.264/AVC编码中I帧4×4亮度块的帧内预测模式实现信息隐藏.这种调制基于该模式与待隐藏比特之间的映射规则进行.宿主4×4块的具体位置由各块自身特点结合密钥所指定的嵌入位置模板确定.信息的提取过程不需要原始视频内容,也不需完全解码,而只要对码流中的帧内预测模式进行解码即可.     

H.264/AVC解码器亚象素点插值滤波优化

亚象素点插值滤波是H.264/AVC解码过程中计算量比较大的步骤之一,大约占全部解码计算量的25%左右.通过分析插值滤波操作的计算复杂度,从算法级和结构级对亚象素点插值滤波进行了改进,对软件或硬件的实现都有较大的指导意义.在ARM9实验平台上进行了性能分析,实验表明,经过优化的亚象素点插值滤波比直接实现大约有43%的性能提高.     

H.264解码器中一种新颖的去块效应滤波器设计

在此完成了H.264/AVC解码器中高效低功耗的去块效应滤波器设计.该设计采用5阶流水线技术,配合混合边界滤波顺序与打乱次序的存储数据更新机制,解决了数据与结构冒险问题,因此获得了正常流水线操作中的0延迟,使得基于流水线的设计架构得到最大程度的实现,同时提高了系统吞吐量并降低了功耗.该设计在FPGA芯片上验证的工作频率上限大约为200 MHz,吞吐量为滤波单个宏块需要198个时钟周期.使用0.18μmCMOS工艺,Synopsys Co.的DC工具对滤波器模块进行综合,结果为时序收敛,功耗约为2μW.仿真结果显示,可以对QCIF标准的视频(60 f/s)进行实时环路滤波,该环路滤波器可以用于H.264/Avc实时解码器中.     

H.264/AVC中分像素插值模块的可重构设计

针对H.264/AVC中分像素插值算法,提出并实现了4×4基本块的分像素插值模块的可重构流水线结构,具有可并行处理数据和连续插值等优点,同时利用该结构设计了其他块模式.在UMC 0.18 μm工艺下,最大频率140 MHz时,综合逻辑门数为32×103门,能够满足HDTV视频图像实时处理的要求.     

一种H.264/AVC反变换反量化IP核设计

提出了一种适用于H.264/AVC解码器功能完整的反变换反量化IP核的设计.设计中采用同一处理单元完成三种不同的反变换,反变换反量化的每个步骤采用独立的门控时钟控制,逻辑复用和门控时钟降低了功耗.实现结果表明本设计满足1080i高清码流的实时解码要求.     

H.264/AVC中并行通用变换结构设计

提出了一种用于H.264/AVC编解码器的通用并行变换结构,并利用Verilog语言进行了电路设计.该并行结构主要包含4个移位器和16个累加器,可以完成H.264/AVC中的全部4×4变换,包括4×4哈达马变换和4×4离散余弦变换和反变换,能够达到每个时钟周期处理一个像素点的速度.使用SMIC 0.18 μm工艺对该并行结构进行了综合,电路面积为3757门,工作在100 MHz时钟频率下的关键路径为10.3 ms.     

视频编码H.264/AVC新技术及其优化

本文详细介绍了视频编码新标准H.264/AVC中的运动估计和运动补偿、预测、证书变换、量化、熵编码环路滤波、帧切换等技术及其优化设计.     

H．264／AVC率失真优化（RDO）策略研究

本文对H.264/AVC中所运用的率失真优化策略进行了深入研究。首先介绍了率失真理论及率失真优化模型,然后参照JM 8.4代码详细分析了H.264/AVC各模块的代价函数,并重点研究了其编码过程中率失真代价函数的运用策略。最后通过对JM 8.4代码的测试,得出率失真优化的性能,并对其优缺点进行了分析,提出进一步改进和优化的方向。     

H.264/AVC中的SP/SI帧技术

SP/SI帧是最新的视频压缩标准ITU-T H.264(也称ISO/IEC MPEG-4/Part 10-AVC)中定义的两种新类型帧.探讨了SP帧技术的主要特性,即使使用不同的预测参考帧也能解码恢复出相同的SP帧;介绍了一般与SP帧联合使用的SI帧技术;分析了SP帧在流间切换、拼接和随机接入等应用中取代I帧的原理.通过仿真结果表明,在提供相同功能时SP帧的编码效率远远高于I帧.     

H.264/AVC率失真优化技术综述

基于视频标准H.264/AVC,对率失真优化技术进行了较为详细的介绍,分析了其运动估计和宏块编码模式的率失真优化,并对当前的率失真优化算法进行了总结,给出了测试模型JM7.6的率失真优化算法及改进算法.     

H.264/AVC高保真扩展的概述

联合视频组JVT最近刚刚完成对H.264/AVC标准的一系列功能扩展,这些扩展提供了许多更强大的功能,被统一命名为高保真扩展(FRExt).对高保真扩展进行了概述,并重点说明了高保真扩展的几个主要特征和功能.     

无SRAM的H.264/AVC去块效应滤波器

针对H.264/AVC中的去块效应滤波器,该文提出了一种新的滤波处理顺序,能够显著减小片上数据缓存容量,并以此为基础设计了一种去块效应滤波器的VLSI硬件新结构。该结构利用数据复用机制减少对片外存储的访问量、节省处理时间,同时不使用片内SRAM,将对片内SRAM的访问降为0。仿真结果显示,该电路在工作频率为100MHz时对HDTV能较好地实现实时滤波;在0.18m工艺下,综合后的等效逻辑门数只有16.8k。     

Design of High‐Speed CAVLC Decoder Architecture for H.264/AVC

In this paper, we propose hardware architecture for a high‐speed context‐adaptive variable length coding (CAVLC) decoder in H.264. In the CAVLC decoder, the codeword length of the current decoding block is used to determine the next input bitstreams (valid bits). Since the computation of valid bits increases the total processing time of CAVLC, we propose two techniques to reduce processing time: one is to reduce the number of decoding steps by introducing a lookup table, and the other is to reduce cycles for calculating the valid bits. The proposed CAVLC decoder can decode 1920×1088 30 fps video in real time at a 30.8 MHz clock.     

H.264/AVC解码器芯片应用简介

介绍了目前市场上一些主流的支持H．264视频解码的芯片，比较了他们的特性和应用，并简述了自行开发的应用于移动视频领域的H．264视频芯片，指出了移动视频芯片开发的必要性和今后发展趋势。