一种高速RS译码器的FPGA实现

结合流水线技术,对一种新提出的RS译码的欧几里德迭代算法及其VLSI结构,给出了基于时域译码的FPGA实现和验证,并采用分时复用技术对译码器的关键模块——解关键方程模块的结构加以改进,使其错误位置和错误值多项式单元能面积复用。该结构的特点是:控制单元简单;模块结构非常规则,易于用VerilogHDL实现;可应用于高速通信场合。     

结构优化的维特比译码器的实现方案

针对维特比译码器译码过程中速度制约的问题,设计了一种结构优化的维特比译码器。该结构通过蝶形单元的直通互连,使得在状态转移过程中不需要对路径度量值进行大范围存储,简化了路径度量值的存储与读取逻辑。并且可以根据不同的应用要求灵活配置蝶形处理单元的复用次数。最后,结合FPGA平台,利用Verilog硬件描述语言和Vivado软件对译码器进行设计与实现。综合实现结果表明,该译码器占用1 564个LUT单元,能够在100 MHz系统时钟下进行有效译码。     

逻辑值冗余的一种实现方案——三中取二值自校验逻辑系统

逻辑值冗余是指用n值逻辑电路构成m值逻辑系统,其中n>m。此时有(n-m)个逻辑值是冗余的;但它们可以被用来产生自校验、纠错等功能,以提高系统的可测试性及可靠性。本文提出逻辑值冗余的一种实现方案——三中取二值自校验逻辑系统。这种系统是逻辑值冗余在n=3,m=2时的特例。本文内容包括三中取二值逻辑算子及自校验定义、三中取二值组合系统及三中取二值同步时序系统等。     

一种改进Turbo码译码器的FPGA设计与实现

提出了一种基于MAX-Log-MAP算法的更有效减小译码延时的方法,通过并行计算前向状态度量和后向状态度量,将半次迭代译码延时缩短一半,而译码性能没有损失,同时也减小了硬件实现中的时序控制复杂度。仿真表明,该方法有效降低了译码的延时,并且性能没有损失,具有较高的实用价值。     

一种Turbo乘积码编译码器的设计与实现

分析了Turbo乘积码的线性编码和基于Chase算法的软输入软输出迭代译码方法,讨论了硬件可实现的低延迟编码器、译码器应具有的结构特点,并采用此方法设计了1个长度为1024bit、码率66％的Turbo乘积码。该编码器工作时钟和输入数据速率相同,译码器则需要3倍于输入数据速率的时钟,译码器理论吞吐率可达60Mb／s。实测结果表明,其性能和仿真值相差不大于0．4dB。     

实现IPsec的一种方案

介绍了IP层安全协议IPsec，包括其主要的加密技术AH和ESP、工作方式Transport mode和Tunnel mode、密钥管理技术IKE。探讨了几种可能的实现思路，介绍了笔者的一种设计方案，包括目标、需求分析、硬件和软件的总体结构，简要分析了这种设计方案的性能和需要完善的方面。     

一种知识库校验工具PKBV的设计与实现

以Petri网建模基于规则的知识库,并据此开发出知识库校验工具PKBV,该工具通过对Petri网可达性及不变量的分析计算,来检查知识库中常见的完整性与一致性错误,针对具有多领域知识库的复杂系统,PKBV具有抽取多领域知识库之间的关联规则并进行校验的功能,满足了复杂知识系统的校验需求。     

一种快速循环冗余校验算法的Verilog实现

介绍了CRC编码的基本原理,由此推导了串行输入（位并行）字符组合m1m2…mk-1mk的CRC码的快速计算方法,以满足通信过程中,数据流的快速CRC编码要求。该算法特别适用于大数据块的CRC编码。随后。给出了算法的Verilog硬件描述语言的可编程逻辑器件的实现方法,并在ISE中用ModelSim进行了仿真,使用Synplify Pro得到了综合结果。     

一种新的格形码译码器

本文讨论的格形码译码器是在维特比译码的基础上发展起来的,适宜用超大规模集成电路实现。     

一种低存储容量Turbo码译码器结构设计及FPGA实现

为满足高性能低功耗无线通信的要求,基于反向重算和线性估算的Turbo码译码器结构,通过改变其前向状态度量的存储方式,提出了一种低存储容量的低功耗译码器结构设计方案,并给出了FPGA实现结构。结果表明,与已有的Turbo码译码器结构相比,本设计的译码器结构使存储容量降低了65%,译码性能与Log-MAP算法接近;并且在25 MHz、50 MHz、75 MHz、100 MHz、125 MHz频率下,较传统的译码器结构相比,动态的存储容量功耗均下降50%左右,而总功耗分别降低了4. 97%、 8. 78%、 11. 93%、 14. 18%、 14. 65%。     

一种IP QoS实现方案

由于现有IP QoS方案所存在的问题及其实现的复杂性，使它们离实际应用还有一定的差距。文中提出了一种新的IP QoS方案，并对其基本思想及实现办法作了详细介绍，与现有众多IPQoS机制相比，此方案能够有效保护业务服务质量，实现较简单，所增加的系统额外开销较少。     

授权签名的一种实现方案

授权签名在现代企业中具有重要的意义,本文以Nyberg-Rueppel数字签名方案为基础,提出了一个新的授权签名协议,并就其性质进行简要的分析。     

一种数据库加密的实现方案

采用加密技术是现代社会保护敏感信息的一种较为有效和经济的手段.在数据库中对数据进行加密保护,其加密机制主要涉及加密算法、加密粒度、密钥生成和管理、查询操作的实施以及对系统性能的影响等五个方面.本文提出了一种数据库的加密方案,并结合该方案主要分析了这五个方面的问题.     

一种门限加密方案的实现

利用加解密算法DES和shamir门限秘密共享算法,提出一种门限加密方案的实现．完成对文本和图像的加解密。通过对算法接口的分析,在算法理论的基础上．巧妙地将两种不同的信息安全算法有机结合在一起,并采用将像素值转换为二进制串的方式对图像进行加密,利用Java高级语言实现完整的可视化加解密过程。     

一种门限加密方案的实现

利用加解密算法DES和shamir门限秘密共享算法,提出一种门限加密方案的实现．完成对文本和图像的加解密。通过对算法接口的分析,在算法理论的基础上．巧妙地将两种不同的信息安全算法有机结合在一起,并采用将像素值转换为二进制串的方式对图像进行加密,利用Java高级语言实现完整的可视化加解密过程。     

一种高速缓存方案的实现方法

基于Altera公司的EP2SGX90FF1508C3N和NEC公司的UPD44165364AF5,提出了一种高速缓存方案。本设计采用可编程逻辑器件,灵活性高,可靠性强,可以根据用户的需要进行方便的扩展和升级。深入研究了QDRII SRAM的工作原理和时序原理,提出了比较可靠的读写状态机实现方案。硬件设计经过实际测试,达到了预期的指标,实现了43.2Gb/s的数据吞吐速率,并且成功用于某产品中。     

一种基于相对海明距离的地图复杂性度量

提出一种适用于分层路径搜索算法的地图复杂性度量方法。针对不同规模的地图,将其实际复杂度与可达到的最大复杂度之比作为相对复杂度,提出基于相对海明距离的度量方法,并引入地图区域间方差,从而更好地计算障碍物分布不均匀地图的复杂度。实验结果证明,该方法能准确地反映不同规模与障碍物分布不均的地图复杂程度,并与HPA*算法的搜索效率有较强关联性。     

一种新型条形码译码器系统的研制

本文介绍了一种新型条形码译码器系统，系统采用单片机８０３１作为中心处理器，以可编程系统器件ＰＳＤ３ＸＸ作为外围器件实现光电数据的采集，存储，判断，通过串行口或键盘口与ＰＣ机进行数据通信，并实现了机内插卡式的方式。     

一种高效通用的QC-LDPC译码器架构

基于软、硬件结合的方法,本文提出了一种高效通用的QC-LDPC译码器架构。该架构可以对不同码长、码率和校验矩阵结构的规则或非规则QC-LDPC码进行译码,支持Min-Sum近似及其改进译码算法,而且可以实现多种消息传递调度策略。通过将部分复杂的信息更新交由硬件加速器来完成,提高了译码吞吐量。针对QC-LDPC码校验矩阵：仁循环的结构,以块为单位对信息进行存储和处理。该架构还可以实现信息的并行处理,而译码器复杂度只有略微增加。