一种8通道12位逐次逼近式A/D转换器的设计

设计实现了一个8通道12位逐次逼近式A/D转换器。A/D转换器内部集成了多路复用器和并行到串行转换寄存器、复合型D/A转换器,实现数字位的串行输出。整体电路采用HSPICE进行仿真,转换速率为133 ksps(千次采样每秒),转换时间为7.5μs。通过低功耗设计,工作电流降低为2.8 mA。芯片基于0.6μm BiCMOS工艺完成版图设计,版图面积为2.5 mm×2.2 mm。     

一种采用0.5 μm CMOS工艺的多通道SAR ADC

设计并实现了一个多通道12位逐次逼近(SAR)A/D转换器。转换器内部集成了多路复用器和并行到串行转换寄存器、复合型DAC等。整体电路采用Hspice进行仿真,转换速率为133 ksps,转换时间为7.5μs。通过低功耗设计,工作电流降低为2.48 mA。芯片基于0.5μmCMOS工艺完成版图设计,版图面积为2.4 mm×2.3 mm,流片测试满足设计指标。     

8通道多量程低功耗14位ADC MAX1034

MAX1034／MAX1035是MAXIM公司推出的多量程、低功耗、14位逐次逼近型模数转换器（ADC）。采用＋5V单电源供电，转换速率高达115ksps。可广泛用于工业控制系统、数据采集系统、航空电子和机器人技术系统。     

一种基于65 nm CMOS工艺的10位10 MS/s SAR ADC

基于SMIC 65 nm CMOS工艺,设计了一种10位10 MS/s逐次逼近型模数转换器(SAR ADC)。采用全差分的R-C组合式DAC网络结构进行设计,提高了共模噪声抑制能力和转换精度。与全电容结构相比,R-C组合式DAC网络结构有效减小了版图面积。DAC中各开关的导通采用对称的开关时序,使比较器差分输入的共模电平保持为固定值,降低了比较器的失调电压,提高了ADC的线性度。在2.5 V模拟电源电压和1.2 V数字电源电压下,使用Spectre进行仿真验证,测得DNL为0.5 LSB,INL为0.8 LSB;在输入信号频率为4.990 2 MHz,采样频率为10 MHz的条件下,测得电路的有效位数为9.63位,FOM为0.04 pJ/conv。     

一种采用电阻串复用结构的12位SAR ADC

针对带数字校准功能的逐次逼近模/数转换器(SAR ADC),提出将主DAC、校准DAC和基准电压产生电路的电阻串进行复用,从而显著减少了芯片面积,降低了功耗。相比6+6两段电容结构DAC,采用电阻电容混合结构的主DAC和校准DAC节约了37%的版图面积。在0.18μm CMOS工艺下,通过Hspice仿真,SAR ADC的DNL和INL均小于0.4LSB,SNR为75dB。系统正常工作时,总功耗为3.1mW,比不采用电阻串复用的结构减少0.9mW。     

一种12位20 kS/s功耗调制算法SAR ADC

针对时域稀疏信号中的心电信号(ECG)、脑电信号(EEG)在大部分时间内幅度变化缓慢且周期性变化的特性,提出了一种带信号区间预测窗口的功耗调制型逐次逼近模数转换算法。采用该算法,可大幅减少SAR ADC中稀疏信号在低频部分的平均量化功耗,实现整体功耗的降低。在此理论基础上,设计了一种非二进制冗余校正、功耗调制型12位20 kS/s SAR ADC。该ADC采用55 nm CMOS工艺进行流片,在0.6 V电源电压下,功耗低至204 nW,功耗优值FoM最低为6.28 fJ/(conv·step)。     

用于植入式心电监测的12位低功耗SAR ADC

设计并实现了一个用于植入式心电监测的12位低功耗逐次逼近型模数转换器(SAR ADC)。针对低功耗的应用需求,提出了一种静态预放大比较器与动态预放大比较器分时工作的时分比较方案,在保证比较精度的基础上实现了低功耗。针对低采样率时的漏电问题,采用了异步自控制逻辑、双电源电压供电和晶体管的最小栅长堆叠等方法,降低了漏电功耗。设计的ADC采用65 nm CMOS工艺实现。仿真结果表明,采样率为1 kS/s时,信噪失真比SNDR在各工艺角下均不小于69.9 dB,有效位数为11.3位,功耗仅为30 nW,漏电功耗占总功耗的11%,性能优值FoM为11.8 fJ/(conv·step)。     

解析逐次逼近ADC

逐次逼近 (ＳＡＲ)模数转换器 (ＡＤＣ)是采样速率低于５Ｍｓｐｓ的中高分辨率应用的常见结构 ,ＳＡＲＡＤＣ的分辨率一般为８～１６位 ,具有低功耗、小尺寸等特点 ,因此其具有较宽的应用范围 ,如 :便携式／电池供电仪表、笔输入量化器、工业控制和数据／信号采集器等。顾名思义 ,ＳＡＲＡＤＣ实质上是实现二进制搜索算法。内部电路可能运行在几兆赫 (ＭＨｚ) ,ＡＤＣ采样速率是该数值的分数 ,主要由逐次逼近算法决定。１ＳＡＲＡＤＣ的结构尽管实现ＳＡＲＡＤＣ的方式千差万别 ,但其基本结构非常简单 (如图１所示 )。模拟输入电压 (ＶＩＮ)…     

一种10位200 kS/s 65 nm CMOS SAR ADC IP核

该文基于65 nm CMOS低漏电工艺,设计了一种用于触摸屏SoC的8通道10位200 kS/s逐次逼近寄存器型(Successive Approximation Register,SAR) A/D转换器(Analog-to-Digital Converter,ADC) IP核。在D/A转换电路的设计上,采用7MSB (Most-Significant-Bit) + 3LSB (Least-Significant-Bit) R-C混合D/A转换方式,有效减小了IP核的面积,并通过采用高位电阻梯复用技术有效减小了系统对电容的匹配性要求。在比较器的设计上,通过采用一种低失调伪差分比较技术,有效降低了输入失调电压。在版图设计上,结合电容阵列对称布局以及电阻梯伪电阻包围的版图设计方法进行设计以提高匹配性能。整个IP核的面积为322m267m。在2.5 V模拟电压以及1.2 V数字电压下,当采样频率为200 kS/s,输入频率为1.03 kHz时,测得的无杂散动态范围(Spurious-Free Dynamic Range,SFDR)和有效位数(Effective Number Of Bits,ENOB)分别为68.2 dB和9.27,功耗仅为440W,测试结果表明本文ADC IP核非常适合嵌入式系统的应用。     

一种采用新型电容切换方式的SAR ADC

基于55 nm CMOS工艺,设计了一种10位150 MS/s的逐次逼近模数转换器(SAR ADC)。将融合电容切换方式(MCS Scheme)与分离电容式DAC(Split CDAC)相结合,提出了一种新型的电容切换方式,极大地降低了ADC的功耗。采用非二进制冗余算法,减少了ADC的判决误差,提高了采样速率。在15 MHz和74.5 MHz的输入信号下,信号噪声失真比(SNDR)分别为51.5 dB和49.6 dB;在1.2 V电压电源下,功耗为537 μW。     

一款12位5 kS/s逐次逼近型模数转换器的设计

提出了一种模拟域的前台校准技术,据此设计了一款12位精度的模数转换器(ADC)。芯片采用全定制叉指电容来实现电容阵列,并在TSMC 65nm工艺下进行了流片验证。芯片的内核面积仅为0.2 mm2,测试数据显示,在5kHz转换速率时信噪失真比(SNDR)为62dB,无杂散动态范围(SFDR)为76dB,在1.2V电源电压下功耗仅为112nW。     

一种12bit CMOS全差分SAR ADC

本文设计一种12bit CMOS全差分SAR ADC,分析了其电路原理和结构,阐述各部分电路对ADC性能的影响,提出新型DAC_SUB电阻串和时间自调节比较器结构,并推算VCM抖动对电路的影响。基于TSMC 0.18μm 1.8V/3.3V CMOS工艺,采用全差分阻容混合式结构,实现ADC设计。本设计ADC的核心版图尺寸为390um×780um,测试结果显示,在1MS/s采样率下,当输入信号频率为31.37kHz时,该ADC的ENOB达到10.76Bit,功耗约为2mW。     

An 8 bit 1 MS/s SAR ADC with 7.72-ENOB

This paper presents a low power 8-bit 1 MS/s SAR ADC with 7.72-bit ENOB. Without an op-amp, an improved segmented capacitor DAC is proposed to reduce the capacitance and the chip area. A dynamic latch comparator with output offset voltage storage technology is used to improve the precision. Adding an extra positive feedback in the latch is to increase the speed. What is more, two pairs of CMOS switches are utilized to eliminate the kickback noise introduced by the latch. The proposed SAR ADC was fabricated in SMIC 0.18 μm CMOS technology. The measured results show that this design achieves an SFDR of 61.8 dB and an ENOB of 7.72 bits, and it consumes 67.5 μ W with the FOM of 312 fJ/conversion-step at 1 MS/s sample under 1.8 V power supply.     

一种基于VCM开关切换的12位20 MS/s SAR ADC

设计了一种12位、采样率为20 MS/s的逐次逼近型模数转换器(SAR ADC)。整体电路为全差分结构,采用了一种基于VCM开关切换的分段式电容阵列。同时,比较器结合了前置运放和动态锁存器,与异步时序相配合,实现了SAR ADC高速工作。此外,采样电路采用栅压自举技术,提高采样的线性度。芯片基于TSMC 180 nm 1P5M CMOS工艺设计。仿真结果表明,当采样率为20 MS/s时,SAR ADC有效位数为11.94 bit,无杂散动态范围为86.53 dBc,信噪比为73.66 dB。     

基于比较器亚稳态抑制技术的8位320 MS/sSAR ADC

提出一种比较器亚稳态抑制技术,并将其应用于一个8位320 MS/s 的逐次逼近型模数转换器(SAR ADC)。该技术抑制了比较器在高速工作情况下可能出现的亚稳态现象,从而降低了比较器出现错误结果的概率。同时,提出一种转换时间复用技术,使ADC能在转换与采样模式之间快速切换。与传统技术相比,随着工艺角、电源电压和温度(PVT)的变化,ADC的采样时间会被最大化。基于65 nm CMOS工艺,设计了一种8位320 MS/s SAR ADC。芯片测试结果表明,在1 V电源电压下,功耗为1 mW,信号噪声失真比(SNDR)>43 dB,无杂散动态范围(SFDR)>53.3 dB。SAR ADC核的芯片面积为0.021 mm²,在Nyquist采样率下,优值为29 fJ/step。     

8 bit 800 Msps高速采样保持电路的设计

为适应目前无线通信领域对高速A/D转换器的要求,采用在Cadence Spectre环境下进行仿真验证的方法,对高速A/D前端采样保持电路进行了研究.提出的高速采样保持电路(SH)采用SiGe BiCMOS工艺设计,该工艺提供了0.35 μm的CMOS和46 GHz TT的SiGe HBT.基于BiCMOS开关射极跟随器(SEF)的SH,旨在比二极管桥SH消耗更少的电流和面积.在SH核心,电源电压3.3 V,功耗44 mW.在相干采样模式下,时钟频率为800 MHz时,其无杂波动态范围(SFDR)为-52.8 dB,总谐波失真(THD)为-50.4 dB,满足8 bit精度要求.结果显示设计的电路可以用于中精度、高速A/D转换器.     

一种全集成8位2.16 GS/s SAR ADC

设计了一种8位2.16 GS/s四通道、时间交织逐次逼近型模数转换器(TI-SAR ADC).单通道SAR ADC采用数据环、异步时钟环的双环结构实现高速工作.采用带复位开关的动态比较器缩短量化时间,提高比较精度.结合反向单调切换时序,逐步增大共模电压,提升量化速度.基于55 nm CMOS工艺设计,后仿真结果表明,在...