基于SoC的信号跨时钟域传输验证方法研究

在SoC信号跨时钟域传输时,有可能会产生亚稳态等问题。到目前为止,对信号跨时钟域传输还没有一套完整且通用的验证方法。因此,在传统SoC设计和验证仿真工具的基础上,形成了关于信号跨时钟域传输的一整套验证方法。其中包括CDC结构分析、基于断言的CDC协议验证、亚稳态注入分析三部分。通过此套方法可以在设计初期发现设计中的缺陷,提高设计的可靠性。     

信号跨时钟域问题分析及验证方法研究

航天用FPGA设计复杂度越来越高,其表现之一就是设计中存在多个时钟域,当信号从一个时钟域进入另一个时钟域,即不同时钟域之间发生数据交互时,就会带来信号跨时钟域产生的亚稳态问题(CDC问题)。亚稳态问题虽普遍存在,但依靠传统的验证手段即功能仿真或者时序仿真是很难定位的,提出一种分层次、多模式的跨时钟域验证方法,为跨时钟域问题分析确认提供强有力的参考。     

一种读写深度可配置的异步FIFO设计

随着设计复杂度的不断提高,现代电子信息设计中,单一时钟驱动已无法满足设计与应用的需求。基于多时钟驱动的设计已经越来越普遍,在异步时钟域的设计中,跨时钟域数据信号传输是必须考虑的一个问题。控制信号一般使用握手协议来实现异步传输,对于异步时钟域大数据量的传输则经常使用异步FIFO来实现。     

可靠性公布式仿真时钟同步通信协议的研究与实现

针对硬件式冗余容错系统的可靠性测评问题,提出了分布式仿真的思想,基于该思想进行可靠性的评估和预测,提供了并行工作的优越性和灵活性,并重点介绍了分布式仿真系统设计中至关重要的时钟同步通信协议的设计与实现过程,包括分布式仿真的可靠性模型、时钟包的格式以及时钟同步算法等。     

可靠性分布式仿真时钟同步通信协议的研究与实现

针对硬件式冗余容错系统的可靠性测评问题,提出了分布式仿真的思想;基于该思想进行可靠性的评估和预测,提供了并行工作的优越性和灵活性;并重点介绍了分布式仿真系统设计中至关重要的时钟同步通信协议的设计与实现过程,包括分布式仿真的可靠性模型、时钟包的格式以及时钟同步算法等。     

高性能众核处理器芯片时钟网络设计

随着芯片工艺演进与设计规模增加,高性能众核处理器芯片时钟网络设计面临时序和功耗的全方位挑战。为降低芯片时钟网络功耗并缓解时钟网络分布受片上偏差影响导致的时钟偏斜,在H-Tree+MESH混合时钟网络结构的基础上,结合新一代众核处理器芯片面积大及核心时钟网络分布广的特点,基于标准多源时钟树设计策略构建多源时钟树综合（MRCTS）结构,通过全局H-Tree时钟树保证芯片不同区域间时钟偏斜的稳定可控,利用局部时钟树综合进行关键路径的时序优化以实现时序收敛。实验结果表明,MRCTS能在保证时钟延时、时钟偏斜等性能参数可控的基础上,有效降低时钟网络的负载和功耗,大幅压缩综合子模块的布线资源,加速关键路径的时序收敛,并且在相同电源电压和时钟频率的实测条件下,可获得约22.15%的时钟网络功耗优化。     

一种分布控制双时钟FIFO的设计与实现

双时钟FIFO是一种常用的跨时钟域数据交接电路。随着SoC芯片内部时钟域种类的增加,传统方式实现的双时钟FIFO会增加时钟网络设计的复杂度,这已经成为影响芯片规模扩大和频率提升的因素之一。提出了一种分布控制双时钟FIFO结构,运用源同步数据传输技术,避免了将发送方时钟树分布到接收方而增加时钟网络设计的复杂度。详细介绍了该结构的一种实现方法,并针对性能和可实现性,简要介绍了该设计可进一步采取的优化措施。     

网络时钟同步系统的设计

介绍了物理时钟的数学模型及其震荡规律,提出相应的时钟同步模型,并对领导时钟的选择算法、同步过程、时间数据报选择以及时钟校正机制进行了详细的分析和设计.最后,通过试验数据证明,本文所设计的网络时钟同步系统具有可行性.     

基于OCP的轻量级多主从跨时钟域片上总线设计

开放芯核协议（Open Core Protocol,OCP）总线可被应用于将IP核功能与接口解耦，实现IP核的即插即用。针对OCP连接到异步时钟域时的同步问题，改进设计了轻量化的同步接口，在同步化控制信息的同时降低了跨时钟域缓存数据导致的硬件消耗。为解决点到点的OCP总线的扩展性不足的缺陷，将设计的跨时钟域OCP总线部署于共享总线互联的高级高性能总线（AMBA High-performance Bus,AHB），实现了多主从多时钟域传输。仿真和验证表明，设计的改进跨时钟域OCP-AHB总线可以正确传输数据，可用于其他工作的快速部署。     

数字集成电路门控时钟可靠性研究

在超大规模集成电路设计中,门控时钟技术是最常采用的低功耗设计技术。然而,由于时钟信号的特殊性和敏感性,门控时钟设计极容易造成功能错误、时序恶化和测试覆盖率降低,针对这三方面的风险,提出多种门控时钟的优化技术,包括异步门控时钟的检查和排除、可测性设计中的门控时钟优化技术和门控时钟设计中的时序优化技术,确保在数字集成电路设计过程中门控时钟设计在降低功耗收益最大化的同时,能够规避设计风险,提升电路可靠性。     

GF(2n)域上基于ONB的ECC芯片设计与实现

分析了GF(2~n)域上的椭圆曲线的运算法则,提出了一种串-并行结构的基于优化正规基(ONB)的高速有限域运算单元,比较了域划分D对芯片实现速度和硬件资源占用的影响,完成了域GF(2191)上基于ONB的ECC芯片快速实现。FPGA验证表明,GF(2191)域上一次点加运算需要183个时钟,一次点倍运算需要175个时钟,完成一次求乘法逆运算的总时钟数为133。在50MHz时钟下,完整的点乘运算速度平均为981次/s。     

高速串行链路中的一种数据提取方法

串行链路通信技术能够减少大规模系统互连的复杂性,提高互连网络的系统带宽。由于串行链路没有提供统一时钟采样数据,因此数据及同步信息的提取是其关键技术。本文针对数据提取问题对三种已有的实现方法进行了分析,并提出了一种无需调整时钟相位的收端直接选择法。该方法逻辑简洁,工程实现容易。     

基于分布式系统实现时钟同步的统计平均算法

讨论了分布式系统中时钟同步的系统模型,远端时钟读取方法以及双向通信传输过程,给出了3种不同的时钟同步方案,同时,对基于多次同步消息的冗余传输,提出了新的基于统计平均的时钟同步算法。通过多步时间传输协议,在较短同步周期内对时钟进行同步。     

A self-stabilizing algorithm to synchronize digital clocks in a distributed system

We have proposed a self-stabilizing algorithm to synchronize multiple digital clocks in a distributed system; whenever any of the clock values gets out of synchronization for any reason, the algorithm is automatically invoked and the system is brought back to a legitimate state in finite time.     

System-wide energy optimization for multiple DVS components and real-time tasks

Most dynamic voltage and frequency scaling (DVS) techniques adjust only CPU parameters; however, recent embedded systems provide multiple adjustable clocks which can be independently tuned. When considering multiple components, energy optimal frequencies depend on task set characteristics such as the number of CPU and memory access cycles. In this work, we propose a realistic energy model considering multiple components with individually adjustable frequencies such as CPUs, system bus and memory, and related task set characteristics. The model is validated on a real platform and shows less than 2% relative error compared to measured values. Based on the proposed energy model, we present an optimal static frequency assignment scheme for multiple DVS components to schedule a set of periodic real-time tasks. We simulate the energy gain of the proposed scheme compared to other DVS schemes for various task and system configurations, showing up to a 20% energy reduction. We also experimentally verify energy savings of the proposed scheme on a real hardware platform.     

一种宽带高性能TIADC时钟发生器

针对并行交替模拟数字转换器(TIADC)发展遇到的时钟瓶颈,提出了一种宽带高性能TIADC时钟发生器设计方案.该方案利用时钟分路器和可编程延迟器分别实现通道扩展和相位延迟,采用可配置时钟源和逻辑转换电路使时钟发生器能够输出低抖动的CMOS和ECL逻辑TIADC时钟.设计实现的时钟发生嚣已经成功用于4通道12 bit 320 MHz采样率的TIADC系统.测试结果表明,该时钟发生器具有10 ps延迟偏差和在80MHz频率下不超过2 ps的时钟抖动.     

基于FPGA的进位存储大数乘法器的改进与实现

提出了一种基于FPGA的进位存储的大数乘法器的改进算法,该算法采用串并混合结构可以在一个时钟内完成多次迭代计算,减少了完成一次运算的时钟数,因此有效地提高了大数乘法器的速度。最后硬件结构设计在Altera Stratix II EP2S90F1508C3上实现,给出了192位、256位以及384位的乘法器性能分析,其中,192位可达到0.18?μs,256位达到0.27?μs,384位达到0.59?μs,速度上都提高了3.5倍左右。     

Localization in time and space for wireless sensor networks: An efficient and lightweight algorithm

In many applications that use Wireless Sensor Networks (WSNs), detected events need to be localized in both time and space. As a result, sensor nodes need to have precisely synchronized clocks as well as to be localized in a common spatial reference system. While synchronization and localization algorithms have been proposed to solve these problems independently, in this work we propose to combine both synchronization and localization into a single problem that we refer to as the time–space localization problem. We then propose a novel and efficient time–space localization algorithm for wireless sensor networks which we refer to as the Lightness algorithm. Our proposed algorithm not only takes advantage of the additional hardware resources required by the positioning mechanism in order to improve the performance and scalability of synchronization, but also benefits from the additional communication needed by the synchronization mechanism in order to decrease positioning errors. We also present an extensive set of experiments to evaluate the performance of our algorithm. Our results indicate clearly that our proposed scheme is scalable while keeping a low synchronization error and a low communication overhead. Our results also indicate that the additional packets needed to compute clocks’ drift have the ability to decrease the positioning errors to almost one third of the initial positioning.     

基于FPGA的异步FIFO设计

在现代集成电路设计中,一个系统往往包含了多个时钟,如何在异步时钟间传递数据成为一个很重要的问题,而使用异步FIFO可以有效地解决这个问题。异步FIFO是一种在电子系统中得到广泛应用的器件,文中介绍了一种基于FP-GA的异步FIFO设计方法。使用这种方法可以设计出高速、高可靠的异步FIFO。     

Polychronous automata and their use for formal validation of AADL models

This paper investigates how state diagrams can be best represented in the polychronous model of computation (MoC) and proposes to use this model for code validation of behavior specifications in architecture analysis & design language (AADL). In this relational MoC, the basic objects are signals, which are related through dataflow equations. Signals are associated with logical clocks, which provide the capability to describe systems in which components obey multiple clock rates. We propose a model of finite-state automata, called polychronous automata, which is based on clock relationships. A specificity of this model is that an automaton is submitted to clock constraints, which allows one to specify a wide range of control-related configurations, being either reactive or restrictive with respect to their control environment. A semantic model is defined for these polychronous automata, which relies on boolean algebra of clocks. Based on a previously defined modeling method for AADL software architectures using the polychronous MoC, the proposed model is used as a formal model for the AADL behavior annex. This is illustrated with a case study involving an adaptive cruise control system.