一种可配置的桶式移位器的设计

根据CPU的中指令的不同，实现了一种可配置的桶式移位器，可以将将移器配置为通用移位器或对位移位移位器，采用这种桶式移位器，可以使采用部分译码方式的移位器在原有功能的基础上增加对位右移的功能，并同时产生满足IEEE舍入要求的附加位，在增加少量控制逻辑的基础上，使浮点运算的对位移位器与定点运算实现移位操作的通用顺合二为一，增强了桶式移位器的可复用性，减少了CPU芯片的面积，不需增加关键路径的长度，电路布线规整，易于VLSI实现。     

基于IEEE802.16e的LDPC编译码方案设计及实现

文中提出了基于IEEE802.16e协议的LDPC码编译码器设计方案.在编码方案中,采用线性复杂度编码,设计了部分译码桶式移位器实现其核心部件矩阵向量乘法器.提高了编码速度,降低了逻辑资源占用量.在译码方案中,针对LOG-BP算法中非线性运算较复杂,译码过程中校验节点更新模块信息量大,消耗资源多的问题,提出用CORDIC算法实现校验节点更新模块,较之传统的LUT方法,节省了大量硬件资源.实验结果表明,本方案在保证LDPC编译码速度和性能的前提下,节约了硬件资源.     

基于IEEE802．16e的LDPO编译码方案设计及实现

文中提出厂基于IEEE802.16e协议的LDPC码编译码器设计方案。在编码方案中,采用线性复杂度编码,设计了部分译码桶式移位器实现其核心部件矩阵向量乘法器,提高了编码速度,降低了逻辑资源占用量。在译码方案中,针对LOG-BP算法中非线性运算较复杂,译码过程中校验节点史新模块信息量大,消耗资源多的问题,提出用GORDIC算法实现校验节点更新模块,较之传统的LUT方法,节省了大量硬件资源。实验结果表明,本方案在保证LDPC编译码速度和性能的前提下,节约了硬件资源。     

桶式移位器的行为级模拟

以专用３２位浮点ＲＩＳＣ微处理器芯片中部分译码的桶式移位器（ＢＳ）为例,介绍用ＶＨＤＬ语言对其进行了行为级模拟的方法,讨论了利用ＶＨＤＬ语言进行行为级模拟描述的问题,简要介绍部分译码方式的ＢＳ,较详细地给和ＶＨＤＬ语言对部分译码的ＢＳ进行行为级模拟的描述算法。     

一种适合于并行译码的Turbo交织器的设计

高数据率的通信系统要求有高吞吐量的译码器,而并行译码是高吞吐量的译码器的一种有效实现方法。对于采用并行译码的Turbo码,交织器的设计是决定其性能和译码器吞吐量的关键因素。本文在A.Giuliett提出的没有读写冲突的并行交织器的设计原则基础上,给出了一种新型的交织器设计方法。该方法在保证Turbo优越性能的前提下,使得高并行度的译码成为可能。译码性能的仿真结果验证了设计方案的良好译码性能,通过FPGA的硬件实现验证了译码器吞吐量的极大提高。该设计方案可用于Beyond3G系统。     

适用于Turbo码并行译码的无冲突交织器

为了提高无冲突Turbo码并行译码的性能,提出了一种无冲突交织器的设计方法,通过把外信息写入一个矩阵,再对该矩阵的行和列进行S-random交织。仿真表明,该方法的距离谱与全随机交织器接近,误码率相对于同等复杂度算法的无冲突交织器有所改善,且随着帧长的增加,误码率改善越明显。因此,该方法改善了无冲突Turbo码并行译码的性能。     

用于磁盘纠错的法尔码的快速译码

本文介绍磁盘纠错用法尔码的两种快速译码方法。 方法Ⅰ:在确定错误地址时,P(x)电路的循环移位采用快速反向移位电路,码长为N的最大译码移位操作次数小于(C+N/C)次,错误地址直接由计数器得到。 方法Ⅱ:根据孙子定理并加简化和推广应用,在适当选择P(x)和C后,错误地址直接由计数器得到。最大译码移位次数小于(e+C)次。 两者适用于不具备算术运算功能的磁盘存储器系统的快速译码,不需要补0操作,适用于随机码长。     

基于FPGA的DSC高速译码器设计及实现

采用易于FPGA实现的归一化最小和算法,通过选取合适的归一化因子,将乘法转化成移位和加法运算。在高斯白噪声信道下,仿真该译码算法得出最佳的译码迭代次数,并结合Xilinx XC7VX485T资源确定量化位数。然后基于该算法和这3个参数设计了一种全新的、高速部分并行的DSC译码器。该译码器最大限度地实现了译码效率、译码复杂度、FPGA资源利用率之间的平衡,并在Xilinx XC7VX485T芯片上实现了该译码器,其吞吐率可达197 Mb/s。     

采用并行分层译码的LDPC译码器设计研究

基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率。提出一种基于该算法的译码器硬件设计方法。该设计方法通过使用移位寄存器链,来进一步降低基于并行分层译码算法的译码器芯片面积。该硬件设计使用TSMC 65 nm工艺实现,并在实现中使用IEEE 802.16e中的1/2码率LDPC码。该译码器设计在迭代次数设置为10次时可实现1.2 Gb/s的译码速率,芯片面积1.1 mm2。译码器设计通过打孔产生1/2至1之间的连续码率。     

一种基于DSP的新型纠错码的设计与实现

在基于DSP的通信系统中,由于纠错码的复杂性,译码算法要占用DSP大量的时间和资源。针对此问题,该文设计了一种新型的纽带纠错码——Tach码。利用DSP移位指令,通过左右移位进行编解码。介绍了纽带纠错码的编码和译码算法,并与经典的Hamming码、BCH码和RS码进行了纠错性能比较。仿真和分析表明纽带纠错码在与其他码性能相当的情况下,译码简单,不需要占用存储器去存储译码所需的错误图样表,易于DSP实现。采用TMS320vc5410实现了该编解码器。     

System design of full HD MVC decoding on mesh-based multicore NoCs

Future multimedia applications such as full HD (1920 × 1080) multiview video coding (MVC) present great challenges on computing architectures. Even if with the state-of-the-art ASIC technology which can process single view HD decoding, dealing with multiple views would require times of computation capacity in proportion to the number of views, which is difficult to achieve. In this paper, we explore the system-level design space for full HD MVC applications mapped onto mesh-based multicore Network-on-Chip (NoC) architectures. To this end, we establish a simulation framework capable of simulating the combination of communication networks with computing cores. We investigate two task assignment schemes: picture-level assignment and view-level assignment. With an eight-view MVC decoding, we explore the design options with respect to network size, single-core performance and link bandwidth under both task assignment schemes. Our studies show that, to achieve a certain decoding performance, the computation capability and communication capacity should be balanced in the system. Also, to realize the eight-view HD decoding, the system only requires twice or less than twice of the single-core processing capacity required by single view decoding, thanks to the parallel computation and communication enabled by the multicore NoC architectures. Our results exhibit feasibility and potential of efficiently implementing the full HD MVC decoding on multicore NoC architectures.     

基于在线解码系统设计与分析

针对当前市场凸显的网络协议解码需求与当前网络协议解码软件无法在线运行、高性能处理的弊端,从提出一个高效、便捷的网络协议解码分析方案的角度出发。在现有成果的基础上,充分发挥原有的协议解码核心的优势,得到一个以类似于在线的解码系统。此系统用到的技术将可以用于网络设备运营商、网络接入服务商、信息安全等领域。     

CAVLC解码的一种有效方法

已有的CAVLC解码方法包括二叉树解码方法、全码表解码方法和Hashem ian解码方法等,但是这些解码方法都只关注解码性能的一个方面:解码速度或存储空间,因而无法有效地提高整体性能。针对这一问题提出了一种快速的解码方法。该方法通过自动码表分配技术和码表地址转移技术来提高限定存储空间条件下的解码速度。实验结果表明,使用相同的存储空间,该方法的速度是传统解码方法的1.5倍,更加适用于H.264标准。     

多线程技术在JEPG2000 图像解码中的应用

多线程技术已经得到广泛地应用,基于多线程的视频解码技术具有很高的研究价值和实用价值,它可以大大提高图像的解码速度。提出了一种在Windows环境下多线程编程的实现方法,并将其应用在了JEPG2000图像解码中,实现了图像解码并行处理,提高了图像的解码速度。结果显示,应用多线程技术之后,JEPG2000解码程序在双核,四核处理器上的运行速度相对单核处理器分别提高了2倍和4倍。多线程技术充分利用多核计算机的资源提高了程序运行的效率。     

基于缓存结构的民机实时QAR数据译码方法

新一代通信技术的发展使得QAR数据可在飞行中实时传输;传统译码研究均针对航后QAR数据,难以高效处理实时数据;为提升实时QAR数据的译码效率,提出了基于缓存结构的译码方法,将传统的译码表转换为专门的数据结构,并进行缓存,避免了译码过程中对配置表的全表搜索,提升了译码效率;采用Go语言、Redis缓存、Influxdb2数据库,搭建了实时QAR数据译码平台;采用基于ATG网络的实测QAR数据,对译码平台的性能进行了仿真测试;针对实时QAR数据,平均译码延迟约为5 ms,测试结果表明基于缓存结构的译码方法能够高效处理实时QAR数据。     

一种软件实现RFID系统ASK信号解码的方法

RFID设计中的核心技术之一是实现对电子标签返回信号的解码,作者分析和研究了基于ISO/ICE 15693标准的RFID系统中ASK模式响应信号的软件解码方法,在基于DSP芯片设计的读写器硬件基础上,采用了＂波形追踪＂的算法,充分利用DSP芯片的信号处理和运算能力,以软件方式实现了对电子标签返回的ASK响应信号的解码工作。使用效果表明该算法具有解码准确率高、速度快、工作稳定等优点。     

基于四元数的全速率满发射分集正交空时分组码

介绍了一种改进的4×4全速率满发射分集的正交空时分组码(Modified O-STBC)方法,其中的编码矩阵由4个2×2的Almouti编码矩阵构成,而每个Almouti编码矩阵可以看作是由一个四元数构成的,其可以表示三维空间R3中向量的旋转。对于QPSK和8PSK调制来说,调制信号的取值来自于二十面体群中的元素。该MO-STBC码在发射端可以实现全速率满发射分集,而没有引起调制星座点的增加。利用四元数的结构,接收端使用了一种计算复杂度较低的译码方法,而性能接近最大似然译码。     

Non-coherent space-time code based on full diversity space-time block coding

A non-unitary non-coherent space-time code which is capable of achieving full algebraic diversity is proposed based on full diversity space-time block coding, The error performance is optimized by transforming the non-unitary space-time code into unitary space-time code, By exploiting the desired structure of the proposed code, a grouped generalized likelihood ratio test decoding algorithm is presented to overcome the high complexity of the optimal algorithm, Simulation results show that the proposed code possesses high spectrum efficiency in contrast to the unitary space-time code despite slight loss in the SNR, and besides, the proposed grouped decoding algorithm provides good tradeoff between performance and complexity,     

基于传输信道状态信息的四发射天线空时分组码

空时分组码是一种可在瑞利衰落信道中使用多天线传输信息的新方法。该文研究了一种在发射端已知信道状态信息条件下的四个发射天线、全分集、全速率编码方案。此方案利用了传输重量,可得到正交空时编码,且在接收端使用最大比例组合得到各输出支路的极小距离判决译码,它能取得与最大似然译码同样的性能,且译码复杂度大为降低。     

基于DMR标准的信道编解码研究

为了提高DMR系统基带算法的性能,分析研究了DMR标准中的3/4率网格码和二次剩余码。针对3/4率网格码,提出两种译码算法,方法 1充分利用了有限状态机的特性,方法 2将维特比译码算法中的蝶形运算进行推广改进。针对QR码,通过计算校验多项式的码重进行译码。MATLAB下的仿真结果表明,3/4率网格码的两种译码方法性能相差不大,但方法一的计算量少,易于工程实现。QR码的译码算法不仅有效地避免了计算复杂的错误位置多项式,而且提高了相同信噪比下的译码性能。