多层空气隙Cu互连结构耦合电容的优化

随着超大规模集成电路特征尺寸不断缩小,多层cu互连之间的RC延迟成为一个越来越严重的问题.由于低介电常数(low-k)材料配合空气隙(air gap)结构可用于降低Cu互连导线间的耦合电容从而改善RC延迟特性,建立了单层和多层空气隙Cu互连结构的有限元分析模型,以研究空气隙结构尺寸与互连介质等效介电常数的关系.结果表明,在单层空气隙Cu互连结构中,通过增加互连导线间空气隙的结构尺寸可以减小Cu互连结构中的耦合电容,进而改善RC延迟特性;在多层空气隙Cu互连结构中,通过改变IMD和ILD中空气隙的尺寸结构可以得到RC延迟性能优化的多层空气隙Cu互连结构.     

穿透硅通孔互连结构的湿-热应力有限元分析

对穿透硅通孔(TSV)互连结构的湿-热应力问题进行了有限元分析。首先模拟了在二氧化硅和氢基半硅氧烷(HSQ)低k材料TSV互连结构在回流焊过程中,因热膨胀系数不匹配而引入的热应力,然后预测了HSQ基TSV互连结构在潮湿环境下因湿膨胀系数不同引起的湿应力,以及湿-热环境下的湿-热应力分布。结果表明:湿气会提高TSV结构界面处的等效应力,但湿气对铜线中的应力影响较小。湿-热应力集中主要出现在HSQ材料和与之相邻的硅上。与SiO2基TSV结构相比,HSQ基TSV结构中铜线上的应力集中得到改善,但HSQ和硅界面上的应力集中有所增加。     

三维闪存中基于钨互连的空气隙结构的制备工艺

将空气隙应用于逻辑器件后段金属互连线中可以有效降低互连线间的寄生电容,提升电路信号传输速度,但制备过程仍具有一定的困难。基于三维闪存(3D NAND)中后段(BEOL)W的自对准双重图形化(SADP)工艺,利用湿法刻蚀的方法在W化学机械平坦化(CMP)之后去除SiO_2介质层,然后再利用化学气相淀积(CVD)法淀积一层台阶覆盖率较低的介质在金属互连线层内形成空气隙。采用空气隙结构代替原来的SiO_2介质层可降低约37.4%的寄生电容,且薄膜的台阶覆盖率会进一步降低电容。TCAD仿真和电性能测试结果表明,采用该方法制备的空气隙结构可降低互连延迟。     

铜互连结构热应力分析及介电材料选择优化

基于Ansys有限元软件,采用三级子模型技术对多层铜互连结构芯片进行了三维建模.研究了 10层铜互连结构总体互连线介电材料的弹性模量和热膨胀系数对铜互连结构热应力的影响,在此基础上对总体互连线介电材料的选择进行优化.结果表明,总体互连线介电材料的热膨胀系数对铜互连结构的热应力影响较小,而弹性模量对其影响较大;各层介电材...     

超深亚微米集成电路中的互连问题--低k介质与Cu的互连集成技术

半导体集成电路技术的发展对互连技术提出了新的需求,互连集成技术在近期和远期发展中将面临一系列技术和物理限制的挑战,其中Cu互连技术的发明是半导体集成电路技术领域中具有革命性的技术进展之一,也是互连集成技术的解决方案之一.在对互连集成技术中面临的技术与物理挑战的特点和可能的解决途径概括性介绍的基础上,重点介绍和评述了低k介质和Cu的互连集成技术及其所面临关键的技术问题,同时还对三维集成互连技术、RF互连技术和光互连技术等Cu互连集成技术之后的可能的新一代互连集成技术和未来互连技术的发展趋势给予了评述和展望.     

超深亚微米集成电路中的互连问题--低k介质与Cu的互连集成技术

半导体集成电路技术的发展对互连技术提出了新的需求,互连集成技术在近期和远期发展中将面临一系列技术和物理限制的挑战,其中Cu互连技术的发明是半导体集成电路技术领域中具有革命性的技术进展之一,也是互连集成技术的解决方案之一.在对互连集成技术中面临的技术与物理挑战的特点和可能的解决途径概括性介绍的基础上,重点介绍和评述了低k介质和Cu的互连集成技术及其所面临关键的技术问题,同时还对三维集成互连技术、RF互连技术和光互连技术等Cu互连集成技术之后的可能的新一代互连集成技术和未来互连技术的发展趋势给予了评述和展望.     

制备Cu互连悬空结构的新型工艺研究

为了降低集成电路中的互连延迟,采取了一种新型的集成电路Cu互连工艺,以掩膜电镀的方法制备Cu互连的叠层结构,借鉴MEMS工艺的牺牲层技术,用浓磷酸对Al2O3牺牲层进行湿法刻蚀,不仅在互连金属间介质层而且在层内介质层都形成了以空气为介质的Cu互连悬空结构.用一种叉指测试结构对以空气和聚酰亚胺为介质的互连性能进行了比较,结果表明,采用空气介质减小了互连线耦合电容,为进一步降低集成电路的互连延迟提供了途径.     

低k介质与铜互连集成工艺

阐明了低k介质与铜互连集成工艺取代传统铝工艺在集成电路制造中所发挥的关键作用。依照工艺流程,介绍了如何具体实现IC制造多层互连工艺:嵌入式工艺、低k介质与平坦化、铜电镀工艺与平坦化;阐述了工艺应用现况与存在的难题,给出了国际上较先进的解决方法。     

VLSI芯片制备中的多层互连新技术

在简要介绍多层互连材料的基础上,论述了若干种IC芯片制备中的多层互连技术,包括"Cu线 低k双大马士革"多层互连结构、平坦化技术、CMP工艺、"Cu 双大马士革 低k"技术、插塞和金属通孔填充工艺等,并提出了一些多层互连工艺中的关键技术措施.     

Cu互连及其关键工艺技术研究现状

低介电常数材料和低电阻率金属的使用可以有效地降低互连线引起的延时.Cu因其具有比Al及Al合金更低的电阻率和更高的抗电迁移能力而成为新一代互连材料.论述了Cu互连技术的工艺过程及其研究发展现状.对Cu互连技术中的阻挡层材料、电化学镀Cu技术以及化学机械抛光技术等一系列关键工艺技术进行系统的分析和讨论.     

铜互连氮化硅薄膜沉积技术中电压衰减的研究

根据0.13 μm以下的深亚微米超大规模集成电路中先进的后道铜互连技术对于氮化硅薄膜沉积的具体要求,文章在大马士革工艺的基础上分析了可能导致铜互连失效的原因.进而在应用材料公司的PRODUCER(一种薄膜沉积设备)机台上,通过包括对氨等离子体预处理和氮化硅预沉积的这两步骤作实验研究.利用田口分析判断的实验方法,找到主要...     

Analysis of thermal stresses in copper interconnect/low-k dielectric structures

Numerical simulations of thermal stresses in copper (Cu) interconnect and low-k dielectric systems are carried out. The three-dimensional (3-D) finite-element analysis assumes a two-level metal structure connected by a via. Mechanical deformation is generated by thermal expansion mismatches during cooling and cyclic temperature changes. The thin barrier/etch stop layers, as well as oxide or polymer-based low-k dielectric materials, are all taken into account in the model. The stress and deformation fields are examined in detail; salient features having direct implications in device reliability are illustrated with representative contour plots. It is found that the use of low-k material in place of traditional oxide dielectric significantly reduces the triaxial tensile stresses in Cu but enhances plastic deformation, especially in the via region. The compliant low-k material causes the thin barrier layers to bear very high stresses. Deformation in the Cu line and via structure is more affected by the thermal expansion property of the dielectric, but the stresses in the barrier layers are more influenced by the elastic modulus of the dielectric.     

Thermal and Electrical Properties of PVD Ru(P) Film as Cu Diffusion Barrier

Thermal and electrical properties of physical vapor deposition (PVD) Ru(P) film deposited on porous ultra low-k (p-ULK) material as Cu diffusion barrier were studied. The phosphorous concentration can be tuned by adjusting Ar to PH₃ ratio of the sputtering gases. The leakage current depends on phosphorous concentration. Higher phosphorous content in Ru film has lower leakage current. No obvious phosphorous content dependence was observed when the amorphous Ru(P) film crystallized. The X-ray diffraction (XRD) graphs and energy dispersive spectrometer’s (EDS) atomic depth profiles show that the Ru(P) film deposited on p-ULK can effectively block Cu diffusion when the sample is subjected to 800 °C 5 min annealing. The phosphorous doped Ru film improves diffusion barrier properties and leakage current performance. The improved Ru(P) barrier capable of direct Cu plating could be a potential candidate for advanced metallization.     

化学机械抛光对铜互连器件的影响及失效分析

探讨了Cu化学机械抛光(CMP)工艺引起Cu互连器件失效的原因以及对可靠性的影响,对Cu CMP工艺缺陷导致器件失效的案例进行分析.由于CMP的技术特点,不可避免地会产生一些工艺缺陷和工艺误差,从而引起器件失效.必须根据标准要求,出厂或封装前对圆片进行芯片功能参数测试和严格的镜检,以便在封装前剔除存在潜在工艺缺陷的芯片,达到既定可靠性要求.     

有机添加剂对铜互连线脉冲电镀的影响

针对集成电路电镀铜技术,研究了三种有机添加剂(加速剂、抑制剂和平整剂)对铜互连线脉冲电镀的影响及其机制.采用电化学方法LCV(线性循环伏安法)和CP(计时电势法),分析了不同添加剂浓度下电镀过程的极化情况;用SEM表征了三种添加剂对脉冲电镀铜的镀层结构形貌的影响.研究发现,适当浓度的添加剂组成能显著改善镀层的覆盖度、紧致均匀性和平整性.     

热效应致RLC互连延时变化研究

针对热效应导致RLC互连延时增加的现象进行了研究.提出了一种温度依赖的RLC互连延时模型.该模型可以用以量化热效应对互连延时的影响.仿真结果显示,对于RLC互连,温度每增加20℃,延时将会增加5%-6%.     

集成电路Cu互连线的XRD研究

对硫酸盐体系中电镀得到的Cu镀层,使用XBD研究不同电沉积条件、不同衬底和不同厚度镀层的织构情况和择优取向.对比了直流电镀和脉冲电镀在有添加剂和无添加剂条件下的织构情况.实验结果表明,对于在各种条件下获得的1 μm Cu镀层,均呈现(111)晶面择优,这样的镀层在集成电路Cu互连线中有较好的抗电迁移性能.     

磁控溅射的TaN薄膜的扩散阻挡性能

用反应磁控溅射方法在SiO2/Si(100)衬底和Cu薄膜间溅射一层TaN阻挡层,测试不同N气分压及热处理温度下Cu/TaN/SiO2/Si薄膜的显微结构和电阻特性.同时利用微细加工技术加工了镂空的Cu互连叉指测试结构,研究了TaN薄膜在镂空的铜互连结构中的扩散阻挡性能.结果发现,在退火温度不超过400 ℃时,薄膜电阻率均低于80μΩ·cm,而当溅射N分压超过10%,退火温度超过400℃时,薄膜电阻率很快上升.低N气分压下(≤10%)溅射时,即使退火温度达到600 ℃,薄膜电阻基本不变.     

Damageless Cu chemical mechanical polishing for porous SiOC/Cu interconnects

Both chemical and mechanical damages to porous SiOC film should be minimized in the Cu-CMP (chemical mechanical polishing) process for the 32-45 nm node Cu interconnect process. This paper first discusses chemical damage that occurs during direct CMP on a porous SiOC film. We found that the k-value increase after direct CMP was caused by the surfactants added to the cleaning chemicals to suppress watermark generation on the hydrophobic SiOC film surface. The surfactants assisted water molecule diffusion into the pores by improving the wettability of the film surface. N₂ annealing after direct CMP removed moisture inside the pores and restored the k-value increase. Second, the paper discusses low-pressure electro-CMP (e-CMP) technology that we developed to reduce mechanical stress on the porous SiOC film. A high removal rate and good planarization performance were obtained by optimizing the cathode area of the electro-cell and carbon material of the e-CMP pad.