高速ADC时钟抖动及其影响的研究

从ADC的输入信号及时钟源的自身参数着手,主要分析了输入信号幅值、频率、采样频率对时钟抖动及ADC信噪比的影响,根据ADC手册数据提供的信息给出了时钟抖动的计算方法,并对计算结果和实际测量结果进行分析比较,进一步提出了减少时钟抖动方法。     

基于瞬时相位分析的时钟抖动检测方法

针对时钟信号抖动的测量问题,提出了一种通过分析信号瞬时相位来测量信号抖动的新方法.该方法利用基于双窗函数频域法实现的希尔伯特变换来构造待测时钟信号的解析信号,再由该解析信号提取出待测信号各个时刻的瞬时相位,最后通过分析相位的抖动计算出时钟信号的抖动.用该方法对实例含抖动时钟信号进行了仿真实验,结果表明所测抖动与在待测时钟信号中加入的抖动一致;在窗函数的对比实验中,该方法表现出了更好的测量精度.     

开放式电阻抗成像中数字相敏检波器设计

开放式电阻抗成像技术对测量系统的精度要求很高,为此研制了基于FPGA的数字相敏检波器(DPSD)以用于电阻抗成像的数据测量。通过分析DPSD的信号采集与计算原理,给出了关键参数的计算,基于DDS技术的ADC时钟设计方法。同时设计了高速多通道ADC转换电路,低抖动性能的ADC时钟电路、FPGA实现实时数字相敏检波的计算方法,提高了系统的信噪比。经实验测试表明,在1KHz~1MHz正弦信号注入频率的条件下,系统的信噪比最高可达104dB,精度高,稳定度好。     

应用于高速数据采集系统的超低抖动时钟电路

分析了高速数据采集系统对采样时钟抖动的要求，给出了时钟相位噪声和时钟抖动的转换关系；采用HITTITE的HMC1035LP6GE频率综合芯片作为主芯片，设计了时钟生成电路，2 500 MHz输出时钟抖动测量值90 fs（整数工作模式，输入频率100 MHz，鉴相频率100 MHz，环路滤波带宽127 kHz，积分区间［10 kHz，10 MHz］）。对比时钟生成电路在各种工作模式下的性能，给出了对应的设计指南。     

软件无线电中ADC孔径抖动对SNR影响的建模与仿真

利用Simulink建立了两种仿真模型验证分析软件无线电中ADC孔径抖动对SNR的影响,模型一采用输入信号的抖动来仿真ADC采样孔径抖动产生的影响,模型二采用时钟源加入高斯噪声的方法较真实地模拟了ADC采样时钟的抖动情况。两种模型的仿真曲线与理论曲线基本吻合,证明了模型的正确性,尤其是模型二建模解决了有抖动的采样脉冲产生和参数计算中信号同步的关键问题,得到了更真实、准确的特性曲线,为深入研究高速高精度ADC的孔径抖动测量、分析和控制提供了一个比较可靠的依据,对系统设计提供了有益帮助。     

高速串行数据链路中基于相位噪声时钟抖动测量

传统并行数据通信随着速度的增加,传输时延已难以准确控制,使得高速串行数据传输成为通信的主要方式,当数据速率超过GB/s水平,时钟信号引入的抖动已成为系统抖动的主要成分,低数据速率抖动分析技术已难以满足要求,相位噪声测量技术在高速串行数据链路抖动分析中提供了解决方案,文章从原理上论述了相位噪声与抖动的关系,以实例给出了通过相位噪声测量间接测量抖动的工程计算方法.     

基于FPGA同步时钟测量系统的研究及实现

为精确地测量煤矿探水雷达的发射机与接收机之间同步时钟信号的时间差,设计和实现了基于FPGA的高精度同步时钟信号时间差测量系统。提出了一种利用脉冲计数法和量化延时法相结合的精密测量新方法,最高分辨率为200 ps。测试和实验结果表明,该系统能够精确地测量同步时钟信号的时间差,并能让时间差在LCD上显示,进行存储和在上位机上绘制曲线,该系统对同步时钟信号的时间差进行矫正起了很大的作用,已经用于煤矿探水雷达同步时钟信号的测量中。     

时钟参数在高速数据采集系统中的影响

本文介绍了时钟网络中抖动、相位噪声、偏移、频率稳定度等参数的概念以及它们之间的转换关系。随后,详细讨论了高速数据采集系统中抖动对数据采集系统信噪比的影响和偏移对正交采样一致性所产生的影响。最后、根据笔者在高速采集系统设计的经验给出了高频时钟网络设计上的一些建议。     

基于全相位FFT超声波流量计的相位检测方法研究

针对传统相位差法超声流量计在相位测量中易受外界干扰、准确度低的问题,提出了一种基于全相位快速傅立叶变换算法的超声波流量计相位检测方法。该方法由PLL时钟发生器产生两个频率相近的正弦信号分别用于激励与混频,并通过差频技术将混频后的参考信号与回波目标信号的相位信息从高频处理为低频信号,再由16位ADC对信号同步采样。超声波采样信号通过全相位预处理后进行FFT计算,得到准确的相位结果。同时,对比分析了全相位FFT的抗干扰性和采样频率对相位测量精度的影响,并将设计的电路应用于超声波液体流量测量,最终实验结果表明超声波流量计样机的测量误差优于1%,测量量程比为160：1。     

时钟参数在高速数据采集系统中的影响

本文介绍了时钟网络中抖动、相位噪声、偏移、频率稳定度等参数的概念以及它们之间的转换关系.随后,详细讨论了高速数据采集系统中抖动对数据采集系统信噪比的影响和偏移对正交采样一致性所产生的影响.最后、根据笔者在高速采集系统设计的经验给出了高频时钟网络设计上的一些建议.     

基于去抖缓冲区的快速自适应时钟方法

分析了分组网传送TDM技术中的自适应时钟方法,描述现有的基于去抖缓冲区填充级的自适应时钟方法,提出一种基于去抖缓冲区的快速锁定的自适应时钟方法,比较快速锁定方法和传统的基于填充级方法,设计和建立硬件设备和评测平台。测试表明了该改进算法的有效性。     

基于数据转换跟踪环的时钟抖动测试算法

提出基于数据转换跟踪环的光通信时钟抖动的测试算法。根据抖动测试模型推导得到等效基带相位模型,给出抖动测试误差幅度的表达式,说明抖动测试幅度与环路滤波器增益、抖动源幅度和抖动源频率有关。FPGA定点仿真表明,抖动测试误差幅度的仿真与理论结果一致。该算法为光通信中的抖动测试提供了一个简单、精确的方法。     

Vector transfer by self-tested self-synchronization for parallelsystems

Communications between processing elements (PEs)in very large scale parallel systems become more challenging as the function and speed of the PEs improve continuously. Clocked I/O ports may malfunction if data read failure occurs due to clock skew. There are many drawbacks in global clock distribution utilized to reduce the clock skew. This paper addresses a self-tested self-synchronization (STSS) method for vector transfer between PEs. A test signal is added to remove the data read failure. The advantages of this method are: very high data throughput, less power consumption in clock distribution, no constraints on clock skew and system scale, easy in design, less latency. A failure zone concept is used to characterize the behavior of storage elements. By using a jitter injected test signal, a robust vector transfer between PEs with arbitrary clock phases is achieved and the headache problem of the global synchronization is avoided     

传感器窄脉冲信号的超高速采集系统

针对传感器输出的纳秒级超窄脉冲信号,提出一种8x500MSPS的TIADC超高速采集系统,并在脉冲功率分配模块、多相时钟模块中进行了深入研究。仿真实验表明：功率分配模块具有良好的通道一致性和较低的插入损耗,多相时钟模块的时钟抖动低于200fs,且具有较好的通道扩展性。系统在4GSPS采样率下能达到67dB的信噪比。     

一种大信噪比下的BPSK信号解调方法

提出了一种基于时间测量的BPSK信号解调方法 ,介绍了解调原理并给出了实验结果。该方法属于非相干解调方式 ,可以采用软件解调 ,需要的硬件电路很少 ,而且可以产生数据的同步时钟。该方法适合中低速大信噪比BPSK信号的解调     

CDCE906倍频性能分析

倍频后的时钟作为采样时钟提供给模数转换器(ADC),倍频带来的时钟抖动会限制输出信噪比的提高。为了尽可能降低时钟抖动,可以采用专用时钟合成器实现倍频。CDCE906是一款高稳定性的时钟合成芯片,时钟抖动较低。本文提出了CDCE906倍频在某雷达信号处理机中的软硬件实现,并对倍频后时钟进行分析,实验结果证明其性能优于普通FPGA。     

基于时钟树机制的超高速数字锁相放大系统

在超高速数字锁相系统中,虽然可以采用时间交替并行模数转换（Analog-to-digital converter, ADC）结构解决采样速率和采样精度的矛盾,但系统极易受各通道采样时钟抖动的影响。在分析采样时钟抖动与采样有效位数及动态范围关系的基础上,设计了一种基于时钟树机制的并联ADC交替采样结构的超高速数字锁相放大系统。实验结果表明,在相同的测试条件下,该系统比国外主流厂商的商用锁相放大器信噪比提高了约17.5 dB。     

Transmitter equalization for 4-Gbps signaling

Most digital systems today use full-swing, unterminated signaling methods that are unsuited for data rates over 100 MHz on 1-meter wires. We are currently developing 0.5-micron CMOS transmitter and receiver circuits that use active equalization to overcome the frequency-dependent attenuation of copper lines. The circuits will operate at 4 Gbps over up to 6 meters of 24AWG twisted pair or up to 1 meter of 5-mil 0.5-oz. PC trace. In addition to frequency-dependent attenuation, timing uncertainty (skew and jitter) and receiver bandwidth are also major obstacles to high-data rates. To address all of these issues, we've given our system the following characteristics: An active transmitter equalizer compensates for the frequency-dependent attenuation of the transmission line. The system performs closed-loop clock recovery independently for each signal line in a manner that cancels all clock and data skew and the low-frequency components of clock jitter. The delay line that generates the transmit and receive clocks (a 400-MHz clock with 10 equally spaced phases) uses several circuit techniques to achieve a total simulated jitter of less than 20 ps in the presence of supply and substrate noise. A clocked receive amplifier with a 50-ps aperture time senses the signal during the center of the eye at the receiver