高速ADC时钟抖动及其影响的研究

从ADC的输入信号及时钟源的自身参数着手,主要分析了输入信号幅值、频率、采样频率对时钟抖动及ADC信噪比的影响,根据ADC手册数据提供的信息给出了时钟抖动的计算方法,并对计算结果和实际测量结果进行分析比较,进一步提出了减少时钟抖动方法。     

美高森美推出低抖动性能的时钟发生器

美高森美公司（Microsemi Corporation）推出6款新型多输出、任意速率时钟合成器和频率转换／抖动衰减产品,新产品的主要优势在于输出时钟的高频率和超低抖动,以及内部集成了时钟驱动器和用户可配置存储区。这些解决方案瞄准企业路由器和交换机、存储区域网（SAN）设备、服务器和通信设备等应用。     

Mamix推出抵抖动双输出时钟发生器

Maxim公司推出用于高速设备的宽频率范围、双输出时钟发生器MAX3674。器件采用低噪声VCO和PLL架构,可由片内晶体振荡器或外部LVCMOS时钟提供的低频参考时钟产生高达1360MHz的5psRMS低抖动输出时钟。为降低成本,器件提供2路相同或不同频率的差分LVPECL输出,从而省去了一个高频晶体振荡器。此外,12C兼容接口可为频率裕量测试精调输出频率,从而极大地降低了系统测试过程的复杂度。MAX3674理想用于以太网交换机／路由器、存储域网络交换机、无线基站通道卡和服务器时钟发生器等高速系统。MAX3674工作在－40℃～＋8℃扩展级温度范围,工作电压为3．3V士5％。     

应用于高速数据采集系统的超低抖动时钟电路

分析了高速数据采集系统对采样时钟抖动的要求,给出了时钟相位噪声和时钟抖动的转换关系;采用HITTITE的HMC1035LP6GE频率综合芯片作为主芯片,设计了时钟生成电路,2 500 MHz输出时钟抖动测量值90 fs（整数工作模式,输入频率100 MHz,鉴相频率100 MHz,环路滤波带宽127 kHz,积分区间［10 kHz,10 MHz］）。对比时钟生成电路在各种工作模式下的性能,给出了对应的设计指南。     

采样时钟抖动对GPS信号跟踪性能影响研究

本文分析了晶振的漂移对GPS接收机的影响,从锁相环理论的角度,重点分析了采样时钟抖动对基带载波跟踪和伪码跟踪性能的影响,并给出一种环路分级降带宽的方法来消除这种影响.该方法在保证最终伪码跟踪精度的前提下,增加了跟踪环路对动态应力的容忍范围.提高了GPS接收机跟踪环路的稳定性.     

采样时钟抖动对伪码测距精度的影响

在皮卫星的伪码再生测距中,大量采用数字信号处理技术.而皮卫星体积小、功耗低特点决定只能采用较低指标的晶振源和简化的处理电路,两者带来的A/D采样时钟抖动会影响伪码跟踪环的跟踪性能,进而降低测距精度.分析了A/D采样时钟抖动在伪码测距处理过程中的噪声模型,并对码跟踪环的跟踪性能的影响进行了分析,仿真结果显示A/D采样时钟抖动、采样位数和中频共同作用影响伪码测距精度.     

Silicon Labs针对广播视频应用推出低抖动时钟发生器

Silicon Laboratories（芯科实验室有限公司）发布任意速率（any-rate）精密时钟系列新产品Si5324。该器件针对专业广播视频应用最佳化，为低抖动、     

锁相环时钟器件的抖动

锁相环型时钟器件在时钟系统中已有了广泛的应用,但它存在着固有的抖动问题,本文从相环的基本概念出发,分析了相位抖动的种类、引起抖动的因素以及减小抖动的方法。     

基于时钟树机制的超高速数字锁相放大系统

在超高速数字锁相系统中,虽然可以采用时间交替并行模数转换（Analog-to-digital converter, ADC）结构解决采样速率和采样精度的矛盾,但系统极易受各通道采样时钟抖动的影响。在分析采样时钟抖动与采样有效位数及动态范围关系的基础上,设计了一种基于时钟树机制的并联ADC交替采样结构的超高速数字锁相放大系统。实验结果表明,在相同的测试条件下,该系统比国外主流厂商的商用锁相放大器信噪比提高了约17.5 dB。     

基于去抖缓冲区的快速自适应时钟方法

分析了分组网传送TDM技术中的自适应时钟方法,描述现有的基于去抖缓冲区填充级的自适应时钟方法,提出一种基于去抖缓冲区的快速锁定的自适应时钟方法,比较快速锁定方法和传统的基于填充级方法,设计和建立硬件设备和评测平台。测试表明了该改进算法的有效性。     

高速串行数据链路中基于相位噪声时钟抖动测量

传统并行数据通信随着速度的增加,传输时延已难以准确控制,使得高速串行数据传输成为通信的主要方式,当数据速率超过GB/s水平,时钟信号引入的抖动已成为系统抖动的主要成分,低数据速率抖动分析技术已难以满足要求,相位噪声测量技术在高速串行数据链路抖动分析中提供了解决方案,文章从原理上论述了相位噪声与抖动的关系,以实例给出了通过相位噪声测量间接测量抖动的工程计算方法.     

一种宽带高性能TIADC时钟发生器

针对并行交替模拟数字转换器(TIADC)发展遇到的时钟瓶颈,提出了一种宽带高性能TIADC时钟发生器设计方案.该方案利用时钟分路器和可编程延迟器分别实现通道扩展和相位延迟,采用可配置时钟源和逻辑转换电路使时钟发生器能够输出低抖动的CMOS和ECL逻辑TIADC时钟.设计实现的时钟发生嚣已经成功用于4通道12 bit 320 MHz采样率的TIADC系统.测试结果表明,该时钟发生器具有10 ps延迟偏差和在80MHz频率下不超过2 ps的时钟抖动.     

基于多中继散射组网的时钟恢复方案

由于目前存在的准同步时钟恢复方案不能够满足多中继散射通信的抖动指标,所以提出一种在多中继的散射信道中的低抖动时钟恢复方案。该方案由一个数字锁相环和一个模拟锁相环共同实现,即双环提取方案。数字锁相环主要是利用定时误差恢复出一个存在抖动的时钟,再由模拟锁相环对恢复出的抖动时钟进一步提纯。传统时钟恢复方案的误差为输入码率下的一比特时长,该新型方案将提高误差精度,从而大大降低在多中继传输中的时钟抖动,这将是散射通信组网的关键技术。     

基于数据转换跟踪环的时钟抖动测试算法

提出基于数据转换跟踪环的光通信时钟抖动的测试算法。根据抖动测试模型推导得到等效基带相位模型,给出抖动测试误差幅度的表达式,说明抖动测试幅度与环路滤波器增益、抖动源幅度和抖动源频率有关。FPGA定点仿真表明,抖动测试误差幅度的仿真与理论结果一致。该算法为光通信中的抖动测试提供了一个简单、精确的方法。     

高性能VLSI设计中时钟分布网络的问题与解决方法

本文介绍了深亚微米工艺下高性能VLSI芯片中时钟分布网络设计所面临的问题,总结了时钟分布网络设计的一般方法,最后指出了时钟分布网络设计研究的发展方向。     

同步数字系统时钟分布及偏斜补偿技术研究

本文从时钟系统的两个主要参数——时钟偏斜和抖动对系统性能的影响入手,对现有的高性能VLSI同步数字系统中的时钟分布网络和偏斜补偿技术进行了研究和分类,并从体系结构、偏斜补偿的精度、抖动、功耗以及实现的难易度等方面对各种补偿技术进行了比较和分析。