Viterbi译码器的设计与实现

本文介绍了广泛应用于通信系统的通用维特比译码器的设计与实现.提高了译码器的硬件结构和整体性能.     

卷积码Viterbi译码器的FPGA设计与实现

主要介绍了卷积码中Viterbi译码器的FPGA实现方案。方案中设计了幸存路径交换寄存器模块，充分利用FPGA中丰富的触发器资源，减小了译码器状态控制的复杂度，提高了VB译码器的运行速度。     

卷积码Viterbi译码算法的FPGA实现

探讨了卷积码Viterbi译码的FPGA实现问题。在Viterbi译码算法中，提出了减少路径量度的位数和流水线回索法的幸存路径等方法，能有效地减少存储量、降低功耗、提高速度，使得K=7的Viterbi译码算法可在以单片FPGA为主的器件上实现。     

卷积码Viterbi译码器的FPGA的设计与实现

给出了一种基于FPGA的切实可行的卷积码Viterbi译码器的实现方案。该方案只需要很少的硬件资源,速度较快。可以很方便地和Turbo译码器结合在单片的FPGA上,并应用于3GPPWCDMA移动通信系统中。     

卷积编码及Viterbi解码的FPGA实现及应用

卷积码在现代无线通信系统中应用十分广泛,Viterbi译码是最常用的一种对卷积码的译码算法。介绍了卷积编码及Viterbi串行解码的原理及其FPGA的实现。在保证系统性能的前提下讨论了分帧式编解码在实际系统中的应用。     

基于FPGA的Viterbi译码器设计

卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理,分析了Viterbi译码器的结构,然后用Verilog语言设计了一种基于Altera公司EP3C120F780C8芯片的（2,1,7）Viterbi译码器,同时给出了时序仿真图。     

高速Viterbi译码器的FPGA实现

提出了一种高速Viterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度,并且利用大数判决准则和对译码器各个部分的优化设计,减少了硬件消耗。译码器的最高输出数据速率可以达到90Mbps。译码器的性能仿真和FDGA实现验证了该方案的可行性。     

一种串行Viterbi译码器的FPGA设计与实现

介绍了基于超宽带(UWB)通信系统的(2,1,6)卷积码和Viterbi译码基本原理,设计了串行Viterbi译码器以及各个子模块实现电路,采用Altera公司的Apex20ke系列FPGA来综合实现,完成了Viterbi译码器硬件设计.该设计使用串行结构,回溯算法,占用LEs仅2195个,与并行译码相比节省了约50%的硬件资源.     

一种串行Viterbi译码器的FPGA设计与实现

介绍了基于超宽带（UWB）通信系统的（2,1,6）卷积码和Viterbi译码基本原理,设计了串行Viterbi译码器及各个子模块实现电路,采用Altera公司的Apex20ke系列FPGA来综合实现。完成了Viterbi译码器硬件设计。该设计使用串行结构,回溯算法,占用LEs仅2195个,与并行译码相比节省了约50％的硬件资源。     

卷积码Viterbi译码器的硬件实现

第三代移动通信系统标准中普遍采用卷积码和Turbo码作为信道编码方案。本文首先阐述了维特比译码算法,然后论述了（2,1,3）卷积码编码电路和维特比译码的单片机实现方案。最后把维特比算法与交织方案相结合,统计结果表明纠错性能有较大改善。     

一种咬尾双二进制Turbo码并行译码方案

针对双二进制Turbo译码使用并行、滑动窗联合译码技术时,其咬尾的编码构造和窗分割导致边界状态值难以获取的问题,提出了一种新咬尾Turbo码并行、滑动窗译码方案——扩展交叠方案.该方案采用了边界状态盲估计和滑动窗状态回溯两种新译码技术.相比于传统的边界状态度量传播方法(又称迭代法),新方法一方面提高了边界状态度量的准确性,从而加快了译码收敛速度,一定程度上减小了高信噪比下的性能损失;另一方面避免了存储前一次译码的迭代度量值,更有利于硬件设计.仿真表明,新方案在64左右的中等窗长下即可消除并行和滑动窗影响,逼近原始无并行无滑动窗译码的性能,且窗长越小,其相较传统迭代法带来的译码性能增益就越明显.该方案具有较好的实用性和应用价值,可以满足5G的高速率、低时延和低存储的数据传输要求.     

Distance measures for viterbi decoding of coded and bandlimited 8PSK signals

The paper studies a digital modem that transmits a convolutionally encoded eight-phase-shift keyed (CE8PSK) signal over a satellite channel and employs a near-maximum-likelihood decoder at the receiver. Several different earth-stations are assumed to have simultaneous access to a given transponder in the satellite as an arrangement of frequency-division multiple access. Adjacent channel interference (ACI) is neglected here. The high-power amplifier (HPA) at the earth-station transmitter and the satellite transponder are assumed to be linear. The channel distorts the data signal, through the bandlimiting introduced by the equipment filters, and it adds stationary white Gaussian noise to the data signal at the receiver input. The resulting noisy and distorted data signal is coherently demodulated. Four different bandwidths of the transmitted CE8PSK signal are considered, together with three different demodulation processes. The decoder uses the Viterbi algorithm, together with one of six different distance measures to determine the costs of the stored vectors (survivors). The paper describes the various techniques involved in the modem, and presents the results of an extensive series of computer-simulation tests to measure the performances of the system with all appropriate combinations of the signal bandwidth, demodulation process and distance measure. The results of the tests are then used to determine the preferred modem design.     

SBAS卫星信号的Viterbi译码优化方案

为了减少硬件处理的时间浪费,针对经由卷积编码的SBAS(Satellite-based Augmentation System )卫星信号,提出一种优化的Viterbi译码处理方案.该方案对译码数据流进行截断处理并进行性能补偿,通过Matlab平台对其进行建模仿真.仿真结果表明,该方案能够在节约硬件存储容量和减少数据处理压力的同时,获得与传统译码同等的译码性能,这为硬件实现提供了很好的参考依据.     

卷积码的通用编译码

介绍了实现各种不同码型卷积码的编、译码的通用算法.在考虑程序代码效率、执行效率和程序的可读性的情况下,给出它的程序实现,只需要给定不同的生成多项式,就可以实现各种不同码率和不同约束长度的卷积码编码和译码,能简化通信系统中的软件实现.     

一种咬尾卷积译码的修正算法

在LTE系统中,物理广播信道和物理下行控制信道均采用了咬尾卷积编码,咬尾卷积编码拥有很多优良的性能.针对咬尾卷积译码,提出了一种基于Viterbi译码的修正算法——正逆序结合译码算法,根据分支度量确定误码在数据帧的分布,最后确定采用正序还是逆序译码结果.仿真结果表明,Viterbi的修正方法有效地降低了系统误码率,而且具有普适性,适合应用于LTE系统.     

GPU计算及其在密码分析中的应用

文中研究了GPU计算及其在密码分析中的应用,详细分析了各自的特点和发展现状。GPU计算发展很快,具有运算密集型和高度并行的特点。密码分析的方法非常丰富,大多数方法都需要大规模的运算,而且密码运算本身也比较简单。通过理论分析并结合实例研究,发现GPU计算非常适合用于密码分析,可以大大提高密码分析特别是穷举攻击的效率。同时,也应拓宽GPU计算在密码分析中的应用,以用于更多的密码分析手段。     

基于GPU的并行APSP问题的研究

Floyd-Warshall算法是图论中APSP(All-Pair Shortest Paths)问题的经典算法,为了加快计算速度,提出使用GPU通用计算来实现。文章先从算法的原理入手,层层深入,提出了可以在GPU上运行的并行F-W算法。之后,又根据矩阵分块的原理和GPU共享存储器的使用,实现了改进的GPU并行F-W算法。通过大量测试实验,得到了该GPU并行程序相对于传统CPU并行程序产生超过百倍的加速比的结论。     

高码率无线光通信交织卷积编码新方案研究

为了克服大气湍流引起的光信号的深衰落,提高交织器的交织深度是一种有效的方法。提出了一种新的前向纠错方案用来降低交织深度较大的交织器设计的复杂性,该方案在发射端采用交错卷积编码结构,将编码输出序列经字节组合后,再通过字节交织方式离散大气湍流所引起的衰落信号;在接收端设计成字寻址的解交织,给出了一种对数度量量化的软判决Viterbi并行译码方式。针对该方案进一步优化了字节组合方式,提出了与之相匹配的新型的互质型分段字节卷积交织结构。将该方案用于通信速率为300Mbit/s的无线光通信系统,仿真结果表明,该方案能够降低交织器和单译码器的处理速度要求,而且在误码率为10？6时,相对于最佳阈值判决有约6.9dB的编码增益,与完美交织下的编码性能仅相差0.3dB,这在高码率无线光通信系统中抑制大气湍流的影响有潜在的应用价值。     

基于FPGA的卷积码Viterbi译码器性能研究

基于FPGA的卷积码Viterbi译码器,其性能与译码算法参数设置密切相关。在采用VHDL语言设计实现译码器的基础上,通过仿真,分析了Viterbi译码器参数的设置情况,就幸存路径长度、编码存储度等参数对FPGA译码器性能的影响进行了讨论,并给出了这些参数的最佳取值。对卷积码编译码参数设计具有较好的指导性和实用性。     

新颖的低延迟并行Turbo译码方案

为了减小MAP类算法因迭代和递推计算引起的译码延迟,提出了一种新的降低延迟的并行译码方案.新方案的关键是设计新型的无冲突(CF,collision-free)交织器,在对CF准则分析之后,利用滑动窗的思想,提出了基于窗的CF交织器设计准则和一种实现方法,新CF交织器可以立即使两级SISO处理器之间传递的外信息作为彼此的先验信息用于下一次分量译码以减小译码延迟.最后仿真验证了新并行译码方案的误比特性能.