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32位定/浮点乘法器设计 总被引:21,自引:2,他引:21
针对 Wallace树连接线复杂度高 ,版图实现比较困难的缺点 ,提出了一种新的加法器阵列结构 .这种结构在规则性和连接复杂度方面优于 ZM树和 OS树 .同时提出一种新的 CL A加法器结构以提高乘法器的性能 .乘法器采用 1.5μm CMOS工艺实现 ,完成一次定点与浮点乘法操作的时间分别是 5 6 ns和 76 ns 相似文献
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针对Wallace树连接线复杂度高,版图实现比较困难的缺点,提出了一种新的加法器阵列结构.这种结构在规则性和连接复杂度方面优于ZM树和OS树.同时提出一种新的CLA加法器结构以提高乘法器的性能.乘法器采用1.5μm CMOS工艺实现,完成一次定点与浮点乘法操作的时间分别是56ns和76ns. 相似文献
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LSRISC32位浮点陈列乘法器的设计 总被引:5,自引:2,他引:3
文章介绍LSRISC中的32位浮点乘法器的设计,它可用于完成定点32位整数与序数的乘法操作和IEEE754规定的单精度扩展浮点数据的乘法。 相似文献
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介绍了FFT(快速傅里叶变换)系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比:经典的阵列式结构和改进Booth编码的树状4:2列压缩结构,后者提高了乘法器的性能。整个设计采用Verilog HDL语言进行RTL(寄存器传输级)描述,并在Quartus Ⅱ平台下完成了FPGA(现场可编程门阵列)仿真验证,然后结合synopsys逻辑综合工具Design Compiler以及TSMC0.18μmCMOS工艺库完成了综合后仿真。最后,将综合后得出的网表送入后端设计工具Apollo进行了自动布局布线。本次设计采用流水线技术,系统时钟频率可达250MHz。 相似文献
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在综合分析各种浮点加法器算法的基础上,提出了一种符合TI格式标准的32位浮点加法器,同时兼顾了速度和面积两方面因素.本设计在virtex-4系列FPGA上进行了实现,最高速度可达到182.415MHz,资源占用也较为合理. 相似文献
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基于FPGA的32位浮点FFT处理器的设计 总被引:5,自引:3,他引:5
介绍了一种基于FPGA的1024点32位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。详细讨论了32位浮点加法器/减法器、乘法器的分级流水技术,提高了系统性能。浮点算法的采用使得系统具有较高的处理精度。 相似文献
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32位RISC微处理器设计 总被引:1,自引:0,他引:1
介绍了一种与Motorola-Mcore兼容的32位RISC结构微处理器核的设计。从该处理器的整体结构的划分,到处理器内部各单元的设计,进行了比较详尽的阐述,最后给出了设计的综合结果,并对该设计进行了软件仿真和硬件验证。 相似文献
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本文提出了一种快速单精度浮点加法器的设计方法,重点介绍了该浮点加法器所采用的各种优化技术,如双数据通道划分、3级流水线结构、PN编码、简化的四舍五入模式及并行前缀加法器等,使得该浮点加法器的频率能够达到300MHz,能在高性能浮点DSP中得到很好的应用。 相似文献
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探讨了一个可靠性高,通讯代价低的浮点IP集成方案。浮点运算IPFXU采用80bit扩展精度,支持i960mc的浮点指令集。为了在兼容X86指令集的32bit处理器系统中,实现IP核的集成,精心设计了耦合单元(FIU),以完成数据请求的拆分,指令匹配,数据的打包、卸包和处理器的同步控制。 相似文献
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32位嵌入式定/浮点乘法器设计 总被引:6,自引:0,他引:6
文章提出一种RISC MCU中的32位嵌入式定/浮点乘法器的设计,用于完成32位定/浮点乘除法。利用一种新的改进型三阶Booth算法,并采取Wallace树结构及CSA加法器,与基于二阶Booth算法的设计相比,该乘法器运算速度提高了1/3以上。 相似文献