32位定/浮点乘法器设计

针对 Wallace树连接线复杂度高 ,版图实现比较困难的缺点 ,提出了一种新的加法器阵列结构 .这种结构在规则性和连接复杂度方面优于 ZM树和 OS树 .同时提出一种新的 CL A加法器结构以提高乘法器的性能 .乘法器采用 1.5μm CMOS工艺实现 ,完成一次定点与浮点乘法操作的时间分别是 5 6 ns和 76 ns     

带浮点单元的32位AVR微控制器(MCU)系列

爱特梅尔公司(Atmel Corporation)在德国慕尼黑Electronica 2010展会上宣布推出首个带有浮点单元(floating point unit,FPU)的32位AVR誖微控制器(MCU)系列。新推出的AVR UC3 C MCU系列瞄准工业控制应用,具有高处理能力、真正的5V运作、高速通信和先进的安全性与可靠性的独特组合,并且采用一系列小型和微型封装供货。     

32位定/浮点乘法器设计

针对Wallace树连接线复杂度高,版图实现比较困难的缺点,提出了一种新的加法器阵列结构.这种结构在规则性和连接复杂度方面优于ZM树和OS树.同时提出一种新的CLA加法器结构以提高乘法器的性能.乘法器采用1.5μm CMOS工艺实现,完成一次定点与浮点乘法操作的时间分别是56ns和76ns.     

LSRISC32位浮点陈列乘法器的设计

文章介绍LSRISC中的32位浮点乘法器的设计,它可用于完成定点32位整数与序数的乘法操作和IEEE754规定的单精度扩展浮点数据的乘法。     

32位高性能浮点乘法器芯片设计研究

介绍了FFT（快速傅里叶变换）系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比：经典的阵列式结构和改进Booth编码的树状4：2列压缩结构,后者提高了乘法器的性能。整个设计采用Verilog HDL语言进行RTL（寄存器传输级）描述,并在Quartus Ⅱ平台下完成了FPGA（现场可编程门阵列）仿真验证,然后结合synopsys逻辑综合工具Design Compiler以及TSMC0．18μmCMOS工艺库完成了综合后仿真。最后,将综合后得出的网表送入后端设计工具Apollo进行了自动布局布线。本次设计采用流水线技术,系统时钟频率可达250MHz。     

面向低能耗应用的低成本浮点MCU

TMS320F2806x Piccolo浮点MCU可提供能平衡低成本PiCcolo与高性能Delfino／g点微控制器（MCU）的性能。     

基于FPGA的32位浮点加法器的设计

在综合分析各种浮点加法器算法的基础上,提出了一种符合TI格式标准的32位浮点加法器,同时兼顾了速度和面积两方面因素.本设计在virtex-4系列FPGA上进行了实现,最高速度可达到182.415MHz,资源占用也较为合理.     

一种32位高速浮点乘法器设计

文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述,采用SMIC0.18μm工艺库进行综合,门级仿真结果表明乘法器延时小于4.05ns。     

富士通推出独特32位RISC微控制器

富士通微电子公司近日宣布推出颇具特色的32位精简指令集(RISC)微控制器系列产品。该系列产品的工作电压为3．3伏，内含外部总线，用于扩展内存或直接连接图形显示控制器。     

基于FPGA的32位浮点FFT处理器的设计

介绍了一种基于FPGA的1024点32位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。详细讨论了32位浮点加法器/减法器、乘法器的分级流水技术,提高了系统性能。浮点算法的采用使得系统具有较高的处理精度。     

一种高效率8位嵌入式微控制器的VLSI实现

在分析标准8位MCU流水线结构的基础上，从提高效率及降低功耗的角度出发，提出了一个高性能MCU的实现结构。通过流水线结构的优化，使指令执行效率提高到原来的2．5倍，在保持运算能力不变的前提下，功耗可降为标准结构的1／16左右。     

32位嵌入式RISC处理器的硬件验证

随着ASIC技术的不断发展，设计规模及复杂程度不断增加，前端设计的准确性对整个系统的重要性越来越大。因此，在前端设计中，除了进行软件仿真外，还需要进行硬件验证。文章采用Aptix公司提供的MP3CF硬件仿真器，构建了一个实时验证系统，对自行设计的32位嵌入式RISC微处理器进行了在线硬件验证。     

32位RISC微处理器设计

介绍了一种与Motorola-Mcore兼容的32位RISC结构微处理器核的设计。从该处理器的整体结构的划分,到处理器内部各单元的设计,进行了比较详尽的阐述,最后给出了设计的综合结果,并对该设计进行了软件仿真和硬件验证。     

高速8位RISC微控制器内核设计

在对传统的MCS51系列单片微控制器的局限性进行分析的基础上,设计了一种基于增 强8位RISC构架的微控制器(MCU)内核.该MCU核采用哈佛结构、16位指令字长和8位数据字长,通过设计单周期指令、在内部设置多个快速寄存器及采用硬布线逻辑代替微程序控制的方法,加快了微处理器的速度,提高了指令的执行效率.计算机仿真验证和FPGA仿真验证的结果表明,该MCU的最高时钟频率和指令执行效率等指标均优于MCS51的5倍以上.     

32位浮点阵列乘法器的设计及算法比较

讨论了乘法器用于补码运算的几种算法。通过比较，发现改进型Booth算法是较为理想的算法。该算法在不考虑乘数和被乘数符号的情况下，都可以用统一的步骤来完成乘法运算，而立无需对乘积作任何修王，这极大地提高了乘法器的运算速度。结合改进型Booth算法，设计了一个高性能32位浮点阵列乘法器，它能在单个时钟周期内完成一次24位整数乘或32住浮点乘。该乘法器适于VLSI实现，巳被应用于DSP芯片设计之中。     

一种快速浮点加法器的设计与优化方法

本文提出了一种快速单精度浮点加法器的设计方法，重点介绍了该浮点加法器所采用的各种优化技术，如双数据通道划分、3级流水线结构、PN编码、简化的四舍五入模式及并行前缀加法器等，使得该浮点加法器的频率能够达到300MHz，能在高性能浮点DSP中得到很好的应用。     

微处理器浮点IP核集成设计

探讨了一个可靠性高，通讯代价低的浮点IP集成方案。浮点运算IPFXU采用80bit扩展精度,支持i960mc的浮点指令集。为了在兼容X86指令集的32bit处理器系统中，实现IP核的集成，精心设计了耦合单元（FIU），以完成数据请求的拆分，指令匹配，数据的打包、卸包和处理器的同步控制。     

32位嵌入式定/浮点乘法器设计

文章提出一种RISC MCU中的32位嵌入式定／浮点乘法器的设计，用于完成32位定／浮点乘除法。利用一种新的改进型三阶Booth算法，并采取Wallace树结构及CSA加法器，与基于二阶Booth算法的设计相比，该乘法器运算速度提高了1／3以上。