基于现场可编程门阵列的时数转换器原理与实现方法

介绍一种基于现场可编程门阵列(FPGA)的时数转换器(TDC)的原理及设计方法。通过工作在差分模式下的二条抽头式延迟线，该时数转换器的分辨率能够达到200ps，可以完成亚纳秒量级时间间隔的测量。时数转换器主要用于极短时间间隔的测量。目前时数转换器广泛应用于航空航天、通信、信号处理等领域。     

一种精简的二维DWT结构设计

设计了一种低功耗的二维离散小波变换(DWT)结构，用于无线传感器网络中的图像压缩。该结构实现了精简复杂性的(5,3)整数离散小波变换，采用流水线和延迟线技术，在获得高运算吞吐率的同时，使数据尽可能被处理单元高效利用，以减少对片内存储器和片外存储器的访问次数。多级二维DWT采用展开方法实现，这种方法可尽早开始下一级变换，不需要大的片内存储器和片内存取操作。模拟试验和FPGA实现验证了系统在满足需要性能的前提下具有低复杂性、低功耗、片内存储器小等优点。     

基于高速数字电路的延迟线设计

介绍了基于高速的AD、DA,以及大容量FIFO的数字延迟线硬件和软件设计方法.阐述了一种总延迟时间长、延迟步长时间短,且延迟时间控制灵活的数字延迟线设计思路和方法,同时对设计中的关键问题进行了理论阐述和推导.     

基于FPGA高精度时间间隔系统设计与实现

为了解决传统时间间隔测量系统设备体积大、测量精度低、测量范围窄的缺点,文章提出了基于FPGS高精时间间隔测量系统的实现方法。此系统的核心是FPGA,有其完成信号的处理和控制。使用的基本测量原理是非门延迟线法。FPGA系统主在QuartusⅡ环境下通过硬件描述语言进行设计。测试结果表明,此系统具有测量精度高、可靠性强的优点。具有广阔的实用价值和市场空间。     

基于数字锁相环的晶振频率同步模块设计

为满足现代通信技术、雷达技术、电子测量以及光电应用领域对高稳定度高准确度时钟的要求,设计了一种基于数字锁相环的晶振同步系统.系统以基于FPGA数字延迟线的高分辨率鉴频鉴相器以及在MicroBlaze核中实现的卡尔曼数字环路滤波器为核心,通过16 bit DAC微调本地晶振振荡频率,使其同步于GPS秒脉冲,从而获得了高准...     

用FPGA实现任意波形发生器的两种方法

主要提用FPGA实现任意波形发生器的两种方法。在详细讨论了两种设计方法的原理的基础上，利用FPGA设计了其中的核心单元，给出了用MaxplusⅡ设计的电路图，并分别作出了详细说明。最后运用MaxplusⅡ和MATLAB的仿真功能，对两种方法进行了分析，给出了相关结论。根据系统集成的具体要求，选用这两种方法，可以大大提高设计的集成度和灵活性，增强产品的可靠性。     

声表面波温度传感器的研究

研究了声表面波温度传感器的敏感机理，延迟线设计的若干准则，结构参数设计的方法选择，以及配套电路设计，并对频温特性的测试进行了探讨。     

基于实型遗传算法的抽头延迟线滤波器及其在自适应逆控制中的应用

提出一种基于实型遗传算法的抽头延迟线滤波器（横向滤波器）设计方法，通过对连续空间遗传算法的改进，将其运用到动态系统的自适应逆控制中，对象和逆控制器各用一个抽头延迟线滤波器表示，用抖动方法给对象建模，为使对象模型的逆的自适应过程能及时跟上对象模型的变化而无滞后，采用离线过程进行模型参考逆模型的训练，最后给出一个已镇定非最小相位对象的模型及其模型参考逆的仿真结果，验证了方法的有效性。     

开发FPGA应用的新设计环境

将软件设计方法引入到硬件设计中，来开发FPGA应用是一种新的设计思想。软件DKl是无需使用硬件描述语言HDL设计，由高级语言Handle-C直接设计实现FPGA应用的开发环境。     

FPGA亚稳态处理方法研究

FPGA的亚稳态处理的效果直接影响FPGA内部逻辑的运行,是影响FPGA设计可靠性的重要因素。给出了三种处理FPGA设计亚稳态的方法:包括单bit信号的亚稳态处理、多bit并行信号的亚稳态信号处理、单bit脉冲信号的亚稳态处理。通过以上三种方法,基本就可以处理FPGA设计过程中碰到的亚稳态问题。     

Memoryless SMC Design Methods for Stochastic Delay Systems

Recently, the sliding mode control (SMC) method has been extended to accommodate stochastic systems. Particularly, restrictive assumption on the structure of the control systems have been removed and a practical SMC design method for stochastic systems has been presented. This paper continues this line of research and studies the SMC methods for stochastic systems with state delay in diffusion. Both delay‐independent and delay‐dependent approaches are investigated. Essentially, this paper studies SMC design methods with memoryless controllers for time delay systems, which has been a problem in the past decades.     

一种基于FPGA的高精度大动态数字延迟单元的设计

本文提出了一种数字延迟单元的设计方案,该方案能够实现0.1ns的延迟度精度和10ms的动态范围,通过调节该方案的工作参数可以很方便的实现更大的动态范围。该电路在Virtex5系列的FPGA上实现,其核心由粗延时单元和精延时单元两部分组成,粗延时单元采用计数器法实现,精延时单元的核心由IODELAY基元构成,语言代码通过了FPGAdv软件的综合和仿真。目前该单元电路已成功的应用在卫星雷达高度计的地面回波模拟器上。     

A new driving method to compensate for row‐line signal‐propagation delays in an AMLCD

Abstract— The row‐line and data‐line that make up of a TFT‐LCD panel can be modeled as a distributed resistance and capacitance network. As TFT‐LCD panels become larger and provide higher resolution, the induced signal propagation delay time from the row and column lines become an appreciable part of the line time. In particular, the row signal‐propagation delay time is traditionally accommodated by waiting for the worst‐case propagation time before the start of a new line. This conventional method, however, reduces the subpixel charging time. A new driving method, Horizontal Line Delay Compensation (H‐LDC), has been implemented and verified to compensate for row‐line propagation delay. The benefit of longer subpixel charging time is of particular interest to large‐area high‐resolution fast‐refresh‐rate LCD TVs.     

基于基数排序的集成服务优先队列算法

传统的服务质量(QoS)算法分为差别服务和集成服务两种,前者提供相对的服务质量保证,而后者则可以提供绝对的服务质量保证,二者最终都可以归结为优先队列算法。在核心路由器中QoS对优先队列的要求比较高,差别服务需要提供OC-768(40Gbps)线速、很大的有效排队长度和较小的最小时延。集成服务除了上述要求还需要很大的优先级数目。受到基数排序算法的启发,论文设计了一种基于基数排序的适用于集成服务的优先队列算法,具有以下特点:(1)带宽可以达到OC-768线速,优先级数目和有效排队长度不受限制,最小时延可以接受。(2)结构比较简单,不需要非常复杂的电路设计。     

On compensation of wave reflections in transmission lines and applications to the overvoltage problem AC motor drives

In several practical applications actuators are interconnected to a controlled plant through long cables. If the actuator operates at a fast sampling rate (with respect to the propagation delay of the cable) and its impedance cannot be neglected, wave reflections will occur and the transmitted pulse will be deformed-degrading the control quality. In this note, exploiting the scattering variables representation of the transmission line, we provide a framework for the design of active compensators to reduce the wave reflection problem. The compensators, implementable with regulated current and voltage sources, can be placed either on the actuator side or the plant side, and the only required prior knowledge is the transmission line characteristic impedance and the propagation delay. An adaptive implementation that obviates the need of the lines characteristic impedance, but still requires the knowledge of the propagation delay, is also presented. We prove the existence of an ideal scheme that transforms the line into a pure delay transfer which, unfortunately, yields an ill-posed interconnection and therefore has to be approximated for its practical application. The proposed design method is illustrated with a benchmark ac drives example consisting of a pulsewidth modulation inverter and an induction motor.     

一种基于基准电压的高速IO

本论文提出一种通过基准电压来减小延时的IO 设计方法,设计出具高速特性的IO 模块,从而满足高速 SRAM产品的使用需求。该模块主要的设计思路为：通过基准电压提供一个中间态电压,通过中间态电压快速响应,减小IO 的延时。通过HSPICE仿真表明,这款电路能满足200Mhz SRAM 需求,并通过流片,验证此结构是可行的。     

VHDL延时语句的综合算法研究

为了使得综合系统能够自动综合经设计迭代后由反向标注得到的时序信息,同时提高综合结果与模拟结果的时序一致性,对作为时序信息载体的延时语句的综合方法进行了研究,将延时语句考虑为延时约束,并提出了相应调度模型DTC_DFG及其调度算法。采用启发式机制使得调度算法的解空间搜索过程具有跳出局部最优的能力,此算法可在多项式时间复杂度下得到全局最优调度解。实验结果表明,该制度算法不仅能够有效综合延时语句,使得综合结果能够与模拟结果达到较好的一致,而且提供了一种给出延时约束的方便手段,减少了综合过程中的人工干预,极大地提高了设计效率。     

一种开环窄带信道延时控制方法

文中通过对典型的DTE和DCE数据传输系统中各种延时因素进行分析,给出了一种低开销、开环的软件控制信源速率的方法。通过提高接口速率和合理的估计数据包延时,可以做到延时和丢弃数据包的可控,防止发生信道丢失数据的随机性,可应用于短波、超短波、拨号网络、专线等低速通信传输但同时对延时又有特殊要求的场合。     

深亚微米工艺下逻辑功效法延时估算的改进

逻辑功效法延时估算是由Sutherland I E提出的，可以在设计初期快速估算逻辑门和逻辑电路的延时，减小逻辑电路设计的难度。但是，随着深亚微米CMOS工艺的普及，短沟道效应开始影响经典逻辑功效法的正确性。为了提高逻辑功效法估算精度，提出一种考虑速度饱和效应的改进方法,该方法主要分两步：首先，考虑反相器PMOS与NMOS宽之比，精确估算反相器的延时，并归一化；然后，基于反相器的延时和速度饱和的影响，估算逻辑门的延时。仿真模型采用了美国亚利桑那州立大学的PTM 32nm、65nm、90nm和130nm的模型，45nm采用了北卡罗来纳州立大学的FreePDK的模型，结合hspice仿真。经实验数据对比，该方法对与非门延时的估算精度提高约10%。