一种高性能、低功耗乘法器的设计

基于标准单元方法设计并实现支持单指令流多数据流(SIMD)计算的16 bit×8 bit乘法器.分析乘法运算时延的分布,采用Wallace树形结构实现Booth乘法器,最终进位传递计算采用从左到右免除进位(LRCF)算法,使最高位(MSB)部分的进位传递计算与部分积相加运算的并行重叠进行,以提高乘法运算的并行度,降低硬件复杂度和功耗.在0.18μm工艺标准单元库的支持下,使用电子设计辅助(EDA)工具,版图实现了该乘法器.利用版图得到的线负载模型信息对门级网表进行分析,在工作电压为1.62 V,125℃时,该乘法器速度为2.80 ns,功耗为0.089 mW/MHz.     

32×32乘法器的一种设计

介绍了用基4 Booth编码器,4-2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程. 用Verilog描述了整个乘法器的设计硬件语言. 在Active-HDL 5.1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积会更小.     

一种新型数字频率乘法器

提出一种新型的数字频率乘法器,它具有与已有的频率乘法器不同的误差特性,新型乘法器具有较高的频率乘法精度,尤其在大 法系数下精度更高,在其运算精度还可通过增大其中的相位累加器字长的方法得以进一步地提高,新型数字频率乘法器还引篱一些新的特点：频率乘法系数可程;可输出各种波形的信号,文中对新型频率乘法器的原理、误差特性及实现 较详细的介绍和讨论,以具体实例验 新型频率乘法器比原有频率乘法器具有更高的精度     

一种新颖的乘法器核内建自测试设计方法

提出一种新颖的乘法器核内建自测试（BIST）方法。结合C可测性与伪随机测试的优点。所设计的测试电路的附加面积比传统的伪随机电路要低56％，该方法采用独特的赋值方法。生成精简的、故障覆盖率高于99％的测试图形，并用开发的软件对测试图形排序和压缩，平均跳变密度和宽度得以大大减少．基于上述研究成果，可容易实现低成本BIST电路，基于Synopsys相关工具软件的模拟和分析结果表明，提出的BIST电路在面积、功耗和速度等方面均优于现有的BIST设计。     

一种模拟乘法器宏模型

本文提出了一种能够较全面反映模拟乘法器 BG314(MC1595L)特性并可适用于不同外围元件参数的模拟乘法器宏模型.该模型的元件参数由BG314的内部元件和外围元件参数确定。为了在高频率下宏模型有较高的精度,在宏模型的电路中设立了两个主要的极点和一个零点,使对频率特性的分析可达近50MHz.使用该宏模型可以实现对 BG 314的十余个技术指标的模拟.     

基4BOOTH编码的高速32×32乘法器的设计与实现

介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采用改进混合Wallace树压缩器阵列进行优化,其压缩器阵列对称有利于布局布线。该乘法器插入流水后能运行到250MHz,可用作专用数据通道的乘法单元。     

基于VHDL的MBA-WT乘法器设计

分析了设计高速乘法器所用的算法,并且基于VHDL硬件描述语言设计出了一个16位MBA-WT乘法器.该乘法器采用了改进Booth算法,可使部分积的个数减少1/2;也采用Wallace树型结构的加法器,完成N个部分积需要O(logN)次加法时间;再使用超前进位加法器得到最后乘积来进一步提高电路的运算速度.整个设计用VHDL语言实现并由Modelsim以及Synplify仿真验证.     

基于FPGA的乘法器设计与实现

本文分析介绍了几种基本乘法器的原理,它的实现基础是1-digit×1-digit乘法和多操作数加法。大多数FPGA系列包括快速实现和成本效益好的乘法器的基本元件。通过硬件描述语言分别对几种乘法器进行了FPGA设计与实现,最后从运算速度、所占用逻辑资源以及操作数长度等方面对乘法器的性能进行了分析和比较。     

通用乘法器IP核可测性设计研究

为了改善所研制的运动视觉系统芯片(SOC)中乘法器IP的可测性，采用基于内建自测试的方法，在外围增如改进的线性反馈移位寄存器和多输入特征寄存器，对乘法器IP内部进行测试．所实现的测试结构对乘法器的内部结构和运算速度影响很小，而且测试结构所占的比例也很小．仿真实验的结果表明，这种乘法器IP的可测性设计方法对提高测试覆盖率非常有效．     

基于CORDIC算法的乘法器的VLSI实现

提出了满足大整数相乘的CORDIC算法的改进措施,给出了改进后算法的VLSI结构及其VHDL代码的仿真时序,与理论计算结果相比较,修正后的CORDIC算法的大整数乘积运算结果与理论计算结果基本一致,可以满足数字系统设计中对大整数相乘设计要求。     

机构设计树法在机构创新设计中的自动实现

针对机构运动链转化的特点,运用树及树形结构的理论与特性,提出了机构设计树创新设计法.该方法便于实现运动链向具体机构的转化,并能获得机构转化后的所有可能方案,方便优选设计方案.同时利用图论、矩阵等方法提出了机构设计树的构造算法,并借助计算机自动实现了机构方案的创新设计.通过实例验证了该方法在机构创新设计中的实用性和优越性.     

比例乘法器及其应用

全面介绍了比例乘法器的逻辑功能和时序图,分析了比例乘法器的典型应用,设计了一个可控9999分频电路。     

基于最小生成树的动态多播路由算法

提出了基于最小生成树的动态多播路由算法，称之为DPG（dynamic prim-based greedy multicast algorithm)算法，该算法属于不重组的动态多播路由算法。由于在所有节点都是多播节点时，最小生成树是最佳的，因此期望通过该算法产生的多播树的性能在合理的范围之内。结果表明DPG算法是一种平均无效率和最大无效度都在可接受的范围内的一种动态路由算法，尤其在多播节点密度较高时，它的平均无效率和最大无效度都较低。同时DPG算法的平均无效度对网络大小和网络平均节点度数不敏感，DPG算法的另一优点是时间复杂度低，它比贪婪算法和加权贪婪算法都快速。     

机构设计树与机构创新设计

在研究机构创新设计的基础上,结合树形结构的相关理论,提出了机构设计树的新概念,并详细地阐述了机构设计树的特点,以及机构设计树在机构创新设计中的应用。实例证明,机构设计树不仅是一种由基本运动链向具体机构转化的分析工具,而且还提供了一条由基本运动链设计出不同机构的捷径。     

认知视角下能量感知的ZigBee网络树型路由优化算法

为解决ZigBee Cluster-Tree路由算法路径选择不优的问题,提出了一种能量感知的ZigBee树型路由EZTR(Energy-Aware ZigBee tree routing)算法.该算法利用每个节点感知的地址信息,按照ZigBee网络树型结构计算下一跳邻居节点到目的节点之间的跳数可避免网络的环路效应,通过引入认知概念,在跳数集合中选出最短路径以降低跳数.在ZigBee网络节点能量的感知过程中,当所选路径存在低能量节点时,及时启用备用节点,从而避免节点因能量过度消耗成为失效节点.NS2(Network simulator version 2)仿真实验表明,EZTR算法可提高网络分组递交率,有效减少节点转发跳数和平均网络延时,减小网络整体能耗,为提高网络的实时性和延长网络生命周期提供理论支持.     

一种新的博弈树搜索方法

通过对机器博弈主要搜索算法的深入分析和实践,提出了在博弈树一层结点中以广度优先方式,运用接力式空窗探测技术反复淘汰到只剩一个结点的新搜索方法. 该方法面向应用,搜索过程易控,理论上的最小搜索极限小于极小博弈树. 对比实验表明,该算法平均搜索效率高于PVS搜索和MTD(f)方法,并且使用该方法的迭代深化对博弈树优化效果最佳,从而使迭代深化搜索应用范围更加广泛.      

决策树算法与客户流失分析

为了向市场人员提供决策依据,有效降低客户流失率,基于数据挖掘平台Clementine,构造出一种客户流失模型,并分别利用决策树算法C5.0及分类和回归算法对某运营商提供的实际数据进行实验分析。对比实验结果可知,C5.0算法在准确率及覆盖率等方面更适合于该运营商。