一款800V VDMOS终端结构的设计

设计了一款800 V VDMOS终端结构,采用场限环(FLR)与场板(FP)相结合的方式,在场限环上添加多晶硅场板与金属场板,有效地降低了表面电场峰值。通过调整终端结构,在135μm的有效终端长度上实现了848 V的击穿电压,最大表面电场为2.34×105 V/cm,小于工业界判断器件击穿场强标准(2.5×105 V/cm),且电场分布比较均匀,终端结构的稳定性和可靠性高。     

一种沟槽型场限环VDMOSFET终端结构

场限环结构以其简单的工艺和较高的效率,在垂直双扩散金属氧化物场效应晶体管终端结构中得到广泛应用,但其性能的提高也有限制。沟槽型终端结构对刻蚀工艺要求较高,并未在实际生产中得到大量应用。将场限环终端结构与沟槽终端结构相结合,设计了一种沟槽型场限环终端,在149.7 μm的有效终端长度上实现了708 V的仿真击穿电压。此结构可以得到较大的结深,硅体内部高电场区距离表面较远,硅表面电场仅为1.83E5 V/cm,具有较高的可靠性。同时,工艺中只增加了沟槽刻蚀和斜离子里注入,没有增加额外的掩膜。     

一种500V终端结构的设计与优化

设计了一个500 V纯场限环终端结构.在保证击穿电压的前提下,为了尽可能减小终端结构所占的芯片面积,适当调整场限环终端的结构参数,添加金属场板,形成场限环-场板联合边端结构,界面态电荷对器件性能的影响也得到改善.采用场限环-场板结构的终端,实现了539 V的击穿电压,并缩短了17.2μm的边端宽度,相应节省了14％的宽度.     

700V VDMOS终端结构优化设计

基于垂直双扩散金属氧化物(VDMOS)场效应晶体管终端场限环(FLR)与场板(FP)理论,在场限环上依次添加金属场板与多晶硅场板,并通过软件仿真对其进行参数优化,最终实现了一款700 V VDMOS终端结构的优化设计。对比场限环终端结构,金属场板与多晶硅复合场板的终端结构,能够更加有效地降低表面电场峰值,增强环间耐压能力,从而减少场限环个数并增大终端击穿电压。终端有效长度仅为145μm,击穿电压能够达到855.0 V,表面电场最大值为2.0×105V/cm,且分布比较均匀,终端稳定性和可靠性高。此外,没有增加额外掩膜和其他工艺步骤,工艺兼容性好,易于实现。     

一种800 V深阱多浮空场环终端结构设计

在多浮空场环理论的基础上,采用深阱多浮空场环技术,在200 μm的终端长度上实现了一种击穿电压为931 V 的VDMOS终端保护环结构。此终端硅表面各环电场均匀,最大表面电场强度为2.42e5 V/cm,在相同条件下,该终端结构的耐压比普通多浮空场环终端结构提升了34.15%,有效提高了终端效率。     

一种高压4H-SiC二极管改进场限环结终端结构

设计了一种用于3.3 kV4H-SiC肖特基二极管的场限环(FLR)结终端保护结构。该结终端保护结构是通过在高能离子注入形成二极管p+有源区的同时在结边缘形成多个不同间距的p+场限环来实现的,以避免多次离子注入。借助半导体数值仿真软件Silvaco,对制备二极管所用的4H-SiC材料外延层耐压特性进行了仿真验证;对场限环的环间距和场限环宽度进行了优化,形成由34个宽度5μm的场限环构成的场限环结终端结构。以此为基础,采用4英寸(1英寸=2.54 cm)n型4H-SiC外延片成功制备了3.3 kV4H-SiC二极管器件。简述了制备工艺流程,给出了部分关键工艺参数。对二极管芯片进行了在片测试和分析,反向漏电流密度1 mA/cm2时的击穿电压约为3.9 kV,且70%以上的二极管耐压可达到3.6 kV以上,验证了这一场限环结终端的可行性。     

一种带埋层的新型结终端技术

在高压功率器件领域,常规的场限环技术由于环的个数较多,占用芯片面积较大,导致终端的效率很低。为了改善这一缺点,提出了一种带P–埋层的新型高压终端技术,有效降低了主结边缘处的电场集中,提高了击穿电压。仿真结果表明,该结构的击穿电压达到3 439 V,终端的长度为1 000μm,较常规的场限环结构1 500μm(英飞凌公司3 300 V产品)节省了近30%的终端面积。     

一种新型高压功率器件终端技术

为了改善高压功率器件的击穿电压、节省芯片面积,提出一种P-场限环结合P+补偿结构、同时与金属偏移场板技术相结合的高压终端技术.采用TCAD(ISE)时该技术进行模拟,结果表明,该技术具有比较好的面积优化和击穿电压优化特性.     

一款700V功率场效应管失效分析与改进

对一款700 V功率场效应管失效芯片进行亮点分析,并通过TCAD软件进行数值仿真验证失效原因。最后对失效管的终端进行了改进设计,在215μm的终端长度上实现了779 V的耐压。结果表明,其硅表面最大场强为2.65×105 V/cm,有效解决了芯片失效问题,提高了器件的可靠性。同时终端长度比原失效终端长度缩小了13%,有效减小了器件的面积。     

单个浮置场限环终端结构击穿电压模型

基于B.J.Baliga的击穿电压理论,通过求解双边突变圆柱结的泊松方程,提出了单个浮置场限环终端结构的击穿电压解析模型.该模型计算结果与模拟结果的误差在±7%之内,具有精度高、应用范围广等特点,可以帮助设计者初步确定浮置场限环注入窗口大小及与主结的间距等关键参数.     

高压功率FRED结终端保护技术及其组合优化设计

场板与场限环是用来提高功率FRED抗电压击穿能力的常用终端保护技术,本文分别介绍场板与场限环结终端结构原理和耐压敏感参数,然后采取场板和场限环的互补组合,通过Synopsis公司MEDICI4.0仿真工具优化设一款耐压1200V的FERD器件终端结构,最后通过实际流片验证此终端结构具有良好的电压重复性及一致性。     

高压功率MOSFET结终端保护技术及其组合优化设计

场板与场限环是用来提高功率MOSFET抗电压击穿能力的常用结终端保护技术,文章将分别介绍场板与场限环结终端保护技术各自的特点和耐压敏感参数,通过场板和场限环的互补组合来优化设计一款高耐压的VDMOS器件结构,最后采用ATHENA(工艺模拟)和ATLAS(器件模拟)工具来仿真验证优化设计的结果。     

多重场限环型终端结构的优化设计

开展了硅基金属氧化物场效应晶体管用多重场限环型终端结构的优化设计工作。研究了体区注入剂量、场限环宽度、主结宽度对击穿电压的影响规律,并对其机理进行了分析。通过仿真获得了器件内部的电场、电势和碰撞电离率分布。通过逐步优化获得了最终结构和工艺参数,体区注入剂量为1.3×10¹³ cm^-3,场限环宽度为1.5μm,主结宽度为11μm,对应终端击穿电压为106 V。实验开版流片获得的器件击穿电压为105.6 V,良率达到98.65%。     

单区JTE加场板终端结构的优化设计

为了提高芯片面积利用率,采用单区结终端扩展(JTE)与复合场板技术设计了一款700 V VDMOS的终端结构。借助Sentaurus TCAD仿真软件,研究单区JTE注入剂量、JTE窗口长度和金属场板长度与击穿电压的关系,优化结构参数,改善表面和体内电场分布,提高器件的耐压。最终在120.4mm的有效终端长度上实现了838 V的击穿电压,表面最大电场为2.03×10~5 V/cm,小于工业界判断器件击穿的表面最大电场值(2.5×10~5 V/cm),受界面态电荷的影响小,具有较高的可靠性,且与高压深阱VDMOS工艺兼容,没有增加额外的掩膜和工艺步骤。     

一种高压功率器件场板技术的改进与设计

为了解决功率器件高击穿电压与减小表面最大电场需求之间的矛盾,提出了一种高压功率器件终端场板改进方法。通过调节金属场板和多晶硅场板的长度,使金属场板覆盖住多晶硅场板,最终使得两者的场强相互削弱,从而减小表面最大电场。采用TCAD(ISE)软件对该结构进行仿真验证,结果表明该结构能够在保证高耐压的前提下减小表面最大电场。基于所提方法,设计出了一种七个场限环的VDMOSFET终端结构,其耐压达到了893.4 V,表面最大电场强度只有2.16×10⁵ V/cm,提高了终端的可靠性。     

一种900V超结VDMOSFET器件的设计与仿真

功率MOSFET在现代电子工业中已经得到了广泛的运用,然而在高压功率MOSFET器件中,如何平衡功率MOSFET的击穿电压与导通电阻的冲突一直是研究热点。结合超结理论和传统功率VDMOSFET的生产工艺设计了一款高压超结VDMOSFET器件,运用半导体器件仿真软件对器件结构进行优化,得到P柱区和N柱区掺杂浓度和厚度的最优值和工艺参数。仿真结果表明,设计的超结VDMOSFET器件击穿电压和导通电阻分别为946 V和0.83Ω,很好地平衡了功率MOSFET击穿电压与导通电阻的冲突。     

硅材料功率半导体器件结终端技术的新发展

综述了硅材料功率半导体器件常用结终端技术的新发展.介绍了场板、场限环、结终端延伸、横向变掺杂、深槽、超结器件的终端等一系列终端技术发展中出现的新结构、新原理和新数据,并对其优缺点与适用范围进行了说明.     

高压IGBT线性变窄场限环终端设计

为使3300 V及以上电压等级绝缘栅双极型晶体管(IGBT)的工作结温达到150℃以上,设计了一种具有高结终端效率、结构简单且工艺可实现的线性变窄场限环(LNFLR)终端结构。采用TCAD软件对这种终端结构的击穿电压、电场分布和击穿电流等进行了仿真,调整环宽、环间距及线性变窄的公差值等结构参数以获得最优的电场分布,重点对比了高环掺杂浓度和低环掺杂浓度两种情况下LNFLR终端的阻断特性。仿真结果表明,低环掺杂浓度的LNFLR终端具有更高的击穿电压。进一步通过折中击穿电压和终端宽度,采用LNFLR终端的3300 V IGBT器件可以实现4500 V以上的终端耐压,而终端宽度只有700μm,相对于标准的场限环场板(FLRFP)终端缩小了50%。     

一种高结终端效率1700V/10A SiC功率MOSFET

设计了一种具有分组缓变间距场限环(MGM-FLR)结终端结构的SiC功率MOSFET,并基于国内现有的SiC电力电子器件工艺平台进行了流片,完成了1 700 V/10 A SiC功率MOSFET样品的制备。测试结果表明,MGM-FLR结构有效调制并优化了结终端区域的表面电场强度分布,SiC MOSFET漏电流为1μA时最大击穿电压达到2 400 V,为理想平行平面结击穿电压的91%。器件的比导通电阻约为36 mΩ·cm²,阈值电压为2.9 V。对制备的SiC功率MOSFET进行了150℃、168 h的高温反偏(HTRB)可靠性测试评估,实验前后的击穿电压变化量不超过100 V,初步验证了MGM-FLR结终端结构的鲁棒性和可行性。