DC-DC变换器中CMOS电荷泵锁相环的设计

针对电荷泵锁相环的抖动问题,对CMOS电荷泵锁相环的压控振荡器电路进行改进;设计了一种采用增益补偿技术的压控振荡器,实现了可用于DC-DC变换器中与外部时钟同步的电荷泵锁相环.电路设计基于TSMC 0.18 μm CMOS工艺,采用HSPICE软件仿真验证.仿真结果表明,在3.3 V电源电压、-40 ℃～85 ℃温度范围内,该电荷泵锁相环能够与外部时钟同步于1.5 ～3.5 MHz的频率范围,锁定时间小于72 μs,功耗小于1.3 mW.     

基于CMOS工艺的622 MHz电荷泵锁相环设计

设计了由饱和区MOS电容调谐的环形压控振荡器(RVCO),并将其用于电荷泵锁相环(CPPLL)电路,其中电荷泵部分采用了能消除过冲注入电流的新型电荷泵电路,并采用SmartSpice软件和0.6μm混合信号的CMOS工艺参数进行了仿真。仿真结果表明,此锁相环的锁定时间为5.2μs,锁定范围约为100 MHz,输出中心频率622 MHz的最大周对周抖动为71ps,功耗为198 mW。此电荷泵锁相环电路可以应用于STM 1和STM 4两个速率级别的同步数字体系(SDH)系统。     

一种改进型的CMOS电荷泵锁相环电路

设计了一种宽频率范围的CMOS锁相环(PLL)电路,通过提高电荷泵电路的电流镜镜像精度和增加开关噪声抵消电路,有效地改善了传统电路中由于电流失配、电荷共享、时钟馈通等导致的相位偏差问题。另外,设计了一种倍频控制单元,通过编程锁频倍数和压控振荡器延迟单元的跨导,有效扩展了锁相环的锁频范围。该电路基于Dongbu HiTek 0.18μm CMOS工艺设计,仿真结果表明,在1.8 V的工作电压下,电荷泵电路输出电压在0.25~1.5 V变化时,电荷泵的充放电电流一致性保持很好,在100 MHz~2.2 GHz的输出频率内,频率捕获时间小于2μs,稳态相对相位误差小于0.6%。     

高速宽带锁相环的相位噪声影响研究

介绍了一种高速宽带锁相环的架构设计和基本原理。设计了双压控振荡器结构,使得锁相环输出时钟信号的频率范围达到6.0~12.5 GHz。基于锁相环的线性模型,从理论上分析了各单元电路的相位噪声对总体输出相位噪声的影响。基于65 nm CMOS工艺,根据各单元电路相位噪声的典型数据,对锁相环的输出相位噪声和等效时钟抖动等参数进行了仿真。结果表明,电荷泵、输入参考时钟、分频器、压控振荡器对整体输出噪声的贡献分别为35.8%、30.3%、18.3%、14.6%,环路滤波器对相位噪声贡献很小。锁相环的整体仿真结果显示,在各种工艺角下,锁相环的输出时钟信号频率均可达到12.5 GHz,高频输出相位噪声带来的时钟抖动均小于1 ps。     

GPS/GLONASS同步的可编程逻辑实现

给出了一种用于第三代移动通信系统(3G)CDMA2000基站的时钟同步方案。由一个双星接收卡接收GPS/GLONASS标准秒信号作为整个时钟同步系统的参考,分两级锁相环实现:第一级锁相环采用软件锁相,输出10MHz信号作为第二级锁相环的参考源,第二级锁相环为2个模拟锁相环,分别输出16fc和48fc(fc=1.2288MHz)。2S信号由16fc分频得到。这种设计保证了输出时钟的长期稳定性和短期稳定性,满足协议所规定的同步精度。详细介绍了数字鉴相器、2S产生电路、相差检测及控制电路的电路设计和有关仿真结果。     

一种快速升压的片上电荷泵电路设计

设计了一种快速升压的片上电荷泵电路,该电路由时钟产生电路和电荷泵核组成。电荷泵核基于传统Dickson电荷结构,在前四级引入预充管,增加节点初始电压,提高电荷泵升压速度,时钟产生电路能产生占空比约为30%的稳定时钟信号,用它驱动电荷泵核可以减小充放电流失配等问题,进一步提高电荷泵升压速度。基于华虹NEC 0.35μs CMOS工艺,HSPICE仿真结果显示：在5V电源电压下,电荷泵仅需要57.625μs就可以从0V升压到20V,比传统的MOS管Dickson电荷泵快了20.055μs。     

基于0.18μm CMOS工艺2.5GHz电荷泵锁相环的设计

主要设计一个基于标准0.18μm CMOS工艺的电荷泵锁相环电路,首先从理论上分析了锁相环的工作原理,进而分析了鉴相器、电荷泵、压控振荡器的结构和性能。在理论研究的基础上,再由IC设计软件Cadence进行设计优化,最终实现了工作频率在2.5 GHz,输出波形占空比达到50%电荷泵锁相环电路,并给出了仿真结果。     

一种应用于HDMI接收端的宽频带锁相环设计

基于110 nm CMOS工艺设计了一种应用于HDMI接收端电路的宽频带低抖动锁相环。采用一种改进型双环结构电荷泵,在25～250 MHz的宽输入频率范围内实现了快速锁定。通过高相噪性能的伪差分环形振荡器产生了调谐范围为125 MHz～1.25 GHz的时钟信号。仿真实验结果表明,该锁相环的锁定时间小于1.2μs,在振荡器工作频率为0.8 GHz时,其相位噪声为-100.0 dBc/Hz@1 MHz,输出时钟峰峰值抖动为4.49 ps。     

8通道14位60MHz电流舵型D/A转换器

以电流舵型D/A转换器为核心,设计了一个8通道14位60MHz D/A转换器。采用三段电流源(5+4+5)结构的核心D/A转换器单元,有效地保证了转换器的精度和速度;利用电荷泵锁相环进行时钟倍频和多组时钟信号的相位同步,确保电路动态性能;通过输入级引入失调来获得具有迟滞特性的低压差分信号(LVDS)接收器,实现了840 Mb/s高频数据接口功能。电路采用CMOS工艺,在60MHz时钟频率,2MHz模拟输出频率下,功耗小于1 W,无杂散动态范围大于72dB。     

2.125～3.125GHz高速CMOS锁相环电路设计

针对数模混合结构的电荷泵锁相环电路,建立了系统的数学模型,确定了电荷泵锁相环的系统参数,提出一种能够有效消除时钟馈通、电荷注入等非理想特性影响,并具有良好电流匹配特性的电荷泵电路,以及一种中心频率可调的压控振荡器电路。电路采用SMIC 0.18μm CMOS工艺模型,使用Spectre进行仿真。结果显示,整个锁相环系统的功耗约为40 mW,输出时钟信号峰-峰值抖动为21 ps@2.5 GHz,单边带相位噪声在5 MHz频偏处为-105 dBc/Hz。