CPU 的功能及其结构

1.CPU 的功能(1)CPU 和存贮器将用 CPU(Central Processing Unit:中央处理机)可以进行算术运算和逻辑运算等指令,按着处理问题的顺序排列起来的指令序列,叫做程序。存放程序和程序中使用的数据的装置是存贮器。在存贮器的存贮区中,一个一个地分布着若干地址。CPU 把地址送到存贮器,从这个以地址表示的存贮区域中,把指令或者数据取出的操作,叫做“读     

360系统85型的微诊断

360系统85型是一台大型中央处理机(CPU),它具有80ns的机器周期和1.2μs的主存贮器存取周期。每秒能够执行12,500,000条寄存器到寄存器型的加法指令。它的主要部分是指令准备部件(Ⅰ部件),指令执行部件(E部件)和存贮控制部件(SCU)。除这三个主要部分之外,还有另外一部分维护控制用的硬件。     

用微程序控制的通用计算机

通用数字计算机 SD-2有一个存取时间为20微秒的磁心存贮器和一个存贮微程序的二极管存贮器。机器的字长为19位,指令系统有31条指令;程序存放在磁心存贮器中。每条指令中的地址码用14位,其中12位用作主地址,一位用作变址地址,另一位作间接地址。第32条指令是无地址指令,用来完成不需要地址的操作。机器采用晶体管逻辑电路。这台用微程序     

只读存贮器的某些使用方法

本发明的范围 本发明涉及只读存贮器,这是一种能读出但不能写入数据的存贮器。本发明详细涉及到的存贮器其存贮元件是晶体管排列成的阵列或矩阵。例如,“1”可用一通导晶体管来表示,则“0”用一截止晶体管来表示。     

MAS-ROM-可以用电的方法重新编存程序的带译码器的只读存贮器

简介——本文对在芯片上进行X-Y矩阵译码的金属一氧化铝-硅(MAS)只读存贮器的电特性和可靠性进行评价。MAS只读存贮器利用栅绝缘物薄膜中的所谓电荷存贮现象,是可以反复用电编存程序和不易失信息的集成电路存贮器组件,其中一位存贮单元。仅由一个N沟道增强型MAS晶体管组成。有选择地从沟道注入电子使晶体管阀值电压增大,而在栅极外加大的负电压使阀值电压减小。可靠性试验表明长期衰减对时间呈对数依赖关系,在150℃栅压为+10伏下,每10年存贮时间的衰减斜率为0.7伏。 使用由一台中型计算机、一个命令输入键盘、一组舌簧开关板和一台存贮型阴极射线管图解输出装置组成的人-机相互会话操作系统,对MAS只读存贮器进行鉴定。为证明MAS只读存贮器是切实可行的,以一个4 K字节的只读存贮器系统作为一台小型计算机微程序存贮器的样机进行了评价,其取数和周期时间为150毫微秒。     

CDC CYBER 200型号203计算机系统(续)

<正> 向量处理机向量处理机包括一个流部件,两个浮点流水线和一个字串部件。向量处理机指余和流控制信号由流部件发出。在标量处理机执行标量指令有空闲,不与向量运算发生冲突时,流部件从标量处理机接收译码后的指命,并予以执行。流部件管理中央存贮器与向量流水线之间的数据流。流水线1(VF1)用于向量加/减和乘法运算,而流水线2(VF2)用于向量加/減,     

微程序计算机高速存贮器三态逻辑

引言 微程序计算机设计者一直采用固态随机存取存贮器作为缓冲存贮器和用只读存贮器来存贮微指令和程序常数。由于TTL(晶体管-晶体管逻辑)集成电路速度快,经常选用这种电路。 TTL器件阵列通常通过与总线连接来简化数据传送结构并使系统组件化。为此,采用     

MU5中央处理机的基本结构

MU 5中央处理机是由指令缓冲部件(IBU)、直接操作数部件(PROP)、间接操作数部件(SEOP)、主运算器(ACC)、变址运算器(B)、存贮器访问控制器(简称存控SAC)和局部存贮器组成,如图2.1所示。 指令缓冲部件通过存控从存贮器取指令,送到直接操作数部件,直接操作数部件对每条     

三种LSI组成LSI-11/23微型机的CPU

双重总线、可编程逻辑和只读存贮器组合成一个芯片为LSI—11/23提供快速及可扩充的指令存贮器。     

EPROM的特殊应用

<正> EPROM 是半导体材料制成的可擦除可编程只读存贮器,一般作为计算机系统中存贮程序指令、数据和表格的只读存贮器。一片EPROM 分为地址线、数     

五、语音处理中集成电路技术的影响

1、集成电路的特性 A 面积高密度只读存贮器在IC技术中,只读存贮器ROM是特别高效的。用一种动态读出电路和虚拟地参考系统,可使这种存贮器对每一位数据的绝对面积减少到最小值,即每一位仅要求一个晶体管,而该管的大小这样安排:用最小的扩散宽度和空间以及最小的表面来定义。由于处理的尺寸变小,ROM尺寸也自动变小,故在特性上保持了先进性,並超过随机逻辑电路。动态读出方法意味着对大阵列的存取时间将相对变长。这对于2~(13)位或更小的ROM来说不是主要问题,但当阵列达到2~(17)位范围时,要求的存取时间便上升到10至20倍逻辑周期时间。     

MC 68020 32位微处理器介绍

MC68020是Motorola 68000微处理器系列的最新机种,具有独立的32位数据总线和地址总线,是一种全新的32位微处理机,芯片内含有指令缓冲存贮器,动态总线宽度控制,协处理器接口。目标代码与M68000系列兼容,具有新的高级语言寻址方式。 MC68020是一种HCMOS微处理器,在37.5×35.0mm方形管芯上大约有200000只晶体管。时钟频率为16.67MHz(60毫微秒时钟周期),功耗小于1.5瓦,持续处理指令速率为2—3百万条指令/秒,最高处理指令速率大于8百万条指令/秒。 MC68020的组成图1是MC68020的方块图,我们简要介绍其功能。     

动态微程序设计:处理机结构和程序设计

<正> 一个小的(4~k64位字)读-写“微”存贮器为动态微程序设计处理机的特征。该存贮器的存取时间类似于机器周期(50—100ns)。这个微存贮器用来保存数据和子程序。     

顺序进程的分层安排

一台工作着的计算机的处理机在一个短时间内可执行数百万条指令序列,就处理机而言这一序列是极端单调的:它仅仅一个接着一个地执行指令而已。如果我们敢于对输出加以解释,敢于将所有发生的事看成是“有意义的”,那是因为我们曾有意识地以某种方式把指令序列组合起来,从中辨别出某种结构的缘故。对     

增加指令组而不要增加字长

不增加字长就能增加系统指令组的指令数。一般地讲,四位长指令字可译成16个指令(即2~4=16)。如果特殊应用要求多于16条指令的话,则要增加字长或者采用下述方法。图1为一个 N×4位的存贮器,存贮器中每4位长指令字共可译成30条指令;它们分成两组,每组15条指令。根据触发器的状态,存贮器中的一个4位长指令字有两个含义。如果触发器清零,则译码器2失效,译码器1有效,从而就可执行第一组的指令。     

先行控制技术

为解决快速部件(处理机)和慢速部件(主存贮器)之间的速度匹配,HDS—9采用了先行控制技术。从系统结构角度看,先行控制部件(XK)好比在处理机和存贮器之间增加了一个信息缓冲站,高速处理机直接与它沟通,摆脱了慢速存贮器的束缚。这里介绍HDS—9有关操作数的先行控制技术。     

电子交换系统的微程序控制自校验处理机的设计

本文叙述了用于控制电子交换系统的一台低成本微程序处理机的内部工作。为了减轻维修难度和进一步提高组装的效率,机器的结构进行了规格化。 已经从数量有限的校验电路和适量的实时消耗得到了高度的并行自校验。所有数据操作设备都是组合的并采用奇偶预测技术来检出所产生的数据的误差。由于处理机的自校验特性,因此可实行具有故障保护的独立操作。 整个机器包括取下条指令在内,都在微程序控制之下。由于指令系统易于修改,因此微程序设计的灵活性可使软件和硬件并行改进。已经设计出一种充分利用存贮器的简单命令结构。外加微指令已被用于并行校验。由于存贮器具有预读能力,因此主存贮器访问时间对微程序周期时间的影响得以消除。 一台实验室样机已于1971年2月作成并开始运行,运算数据表明已满足了设计指标。     

RISC计算机对Cache存贮器的要求

精简指令系统计算机例如MIPS2000VLSIRISC处理机由于流水线的每一级完全由有用的计算作业所占用,从而获得最高的计算性能,为了做到这点需要在计算算法上删除多余的不需要的步骤。先进的优化编译器技术能够排除多余的步骤,例如冗长的地址计算,代码发生器软件一个周期接着一个周期地控制流水线操作。这样可能做到处理机的指令系统主要由单周期指令组成。处理机简化的结果,能够制造出快速的在计算性能上无可比拟的超大规模集成电路器件。事实上,性能受限制不是由于修理机的速度,而是对指令和数据提供足够带宽的存贮系。Cache存贮器和主存缓冲器是提供这个带宽的关键。静态随机访问存贮器SRAM。先进先出缓冲器FIFO和按内容可选址的存贮器CAM技术是限制因素。     

工艺和仿真要求对微程序设计的影响

微程序设计处理机的构造,在很大程度上是由(半导体)工艺水平和仿真任务的需要决定的。本文讨论LSI部件对可微程序设计的处理机的影响,特别是对大容量存贮器阵列、LSI微处理机(位-片结构)、可编程序逻辑阵列,以及高速移位器的影响。 本文的另一个论题是,微程序设计与“常规”程序设计的差别很小。我们主张,理解微程序设计的正确的途径是承认:微程序设计主要是应用于仿真任务的。我们回顾仿真(解释)任务的需要,并指出,为了高效率地完成仿真过程,可微程序设计的处理机必须具备什么样的能力。本文以可微程序设计的处理机的一种分类法为结束。 索引术语——仿真,解释,微处理机,微程序设计,半导体工艺。     

电子交换系统微程序自校验控制复合装置的维修技术

本文叙述了一台交换复合装置的设计中所采用的种种故障检测、例行程序考验、和诊断技术。与别的电子交换系统(ESS)处理机不同,该处理机完全是自校验的。 由于充分发挥微程序设计和实时余量(excess real time),只需增添少量设备就可以并行检测出处理机中大多数的故障。如果从开始方案设计时就注意对硬件、软件、和维修能力等进行全面考虑和调整,就能把这样的自校验性能运用到机器的设计上。 硬件校验对处理机的故障检测起着重要作用。这些技术包括奇偶校验、译码器的N中取1校验、双规判别、总计时器、以及自校验的时钟机构。采用微程序挖制的错误检测技术包括寄存器——寄存器传送的全符合校验、保证指令按正确的次序执行的顺序校验、和存贮器的先写后读校验。 处理机的多数故障由上述的一种技术并行检测。不能并行检测的那些故障(通过用计算机模拟辨别)和维修逻辑用频繁的程序考验来校验。通过处于指令级或微指令级的处理机以及用本机维修中心执行程序考验。当呼叫存贮器(CS)中有故障时,例行程序考验还参与决定出现故障的设备。对简化诊断过程方面作了深入的研究。处理机的组装和所提供的测试通路为许多故障的诊断分辨提供了方便。 处理机实现所有这些特性的详细的门电路设计已经完成。为了验证自校验的