SCSP中芯片黏结层在焊接时的可靠性

提出了一个细观力学模型,该模型同时考虑了热膨胀和蒸汽膨胀对叠层芯片尺寸封装(SCSP)中芯片黏结层变形的影响.当初始温度确定时,由该模型可求得给定温度下芯片黏结层内部的蒸汽压力和孔隙率,从而判断芯片黏结层在焊接回流时的可靠性.当温度从100℃升高到250℃时,芯片黏结层的饱和蒸汽压、等效弹性模量及孔隙率分别从0.10 ...     

多芯片叠层封装中的芯片应力分析及结构优化

针对典型的四层芯片叠层封装产品,采用正交试验设计与有限元分析相结合的方法研究了芯片、粘合剂、顶层芯片钝化层和密封剂等十个封装组件的厚度变化对芯片上最大热应力的影响,并利用找到的主要影响因子对封装结构进行优化.结果表明,该封装产品可以在更低的封装高度下实现,并具有更低的芯片热应力水平及更小的封装体翘曲,这有助于提高多芯片叠层封装产品的可靠性.     

多目标优化方法在叠层QFN封装结构优化中的应用

文章采用响应曲面法试验设计与有限元仿真相结合的方法对叠层QFN封装器件在热循环条件下进行仿真分析,通过优化结构参数来降低叠层QFN封装在热循环条件下的Von Mises应力和封装翘曲。使用多目标优化设计方法中的统一目标法来综合考虑Von Mises应力和封装翘曲。应用遗传算法对评价函数在约束条件下进行搜索最优解,得出叠层QFN封装结构优化的方案,以提高封装的可靠性。     

叠层芯片应用的封装挑战与解决方法

叠层管芯封装的不断发展导致该技术能有效地在同一基底内增大电子器件的功能和容量,作为单个芯片。蜂窝电话及其它消费类产品中叠层芯片封装的应用增长促使能够在给定封装尺寸中封装多层芯片。介绍了叠层芯片封装技术中最主要是满足总封装高度的要求。用于叠层芯片封装的技术实现方法包括基片减薄、薄裸芯片贴装、小形貌引线键合、与无支撑的边缘键合以及小偏倒成形等。集中介绍了叠层管芯互连要求。介绍了倒装芯片应用中的正向球形键合、反向球形键合和焊凸凸焊技术,讨论了优点和不足。说明球形键合机的发展能够满足叠层芯片封装的挑战,即超低环形状、长引线跨距和悬空键合等。     

叠层芯片引线键合技术在陶瓷封装中的应用

随着集成电路封装技术朝着高密度封装方向发展,同时基于系统产品不断多功能化的需求,出现了叠层封装技术。介绍了芯片叠层封装的传统引线封装结构,详细阐述了一种新型的芯片十字交叉型叠层封装结构,并结合这种封装结构在陶瓷封装工艺中的应用进行了具体实施与探讨,并进行了引线键合可靠性考核试验。通过试验研究表明叠层芯片引线键合技术也可广泛应用于陶瓷封装产品中。     

TMV POP热翘曲变形及可靠性

研究了穿透模塑通孔(TMV)结构的叠层封装(POP)热翘曲变形及可靠性.采用云纹干涉的方法测量了回流过程中POP上下层球形矩阵排列(BGA)的热翘曲变形.通过加速热循环(ATC)试验和四点弯曲循环试验,分别比较了不同组装工艺的POP BGA在相同的热翘曲变形条件下的可靠性.结果表明,顶层BGA无论浸蘸助焊剂还是助焊膏均能得到优异的可靠性;但底层BGA在四点弯曲循环可靠性试验中,采用浸蘸助焊膏工艺的可靠性明显低于印刷工艺.此外,增加底部填充工艺需要采用热膨胀系数匹配的材料,否则会降低焊点的温度循环可靠性,加速其失效的进程.     

粘接工艺对电容加速度计封装应力的影响

为了提高电容式加速度计的输出性能,更好地消除粘接工序引起的封装应力,文中对加速度计的可动结构进行了合理的简化,通过有限元分析对加速度计在工况下的应力场和芯片翘曲进行了模拟仿真,系统分析了粘接材料特性、粘接工艺参数以及应力过渡层结构对可动结构处的应力和翘曲变形量的影响。结果表明：粘接材料的杨氏模量对封装应力影响较大,当杨氏模量大于10⁹ Pa时,封装应力会出现陡增的现象;在满足粘接强度要求下,采用中心粘接方式,可以较好地降低封装应力;粘接胶层厚度在140μm附近时,封装应力达到最低,为5 MPa;添加应力过渡层,调整应力过渡层材质以及上下胶层的软硬程度也可以进一步消除封装应力。     

低翘曲BGA封装用环氧塑封料开发与应用

随着半导体封装密度的提高,FBGA等单面封装形式被广泛采用。在这些封装中,由于其非对称结构容易发生翘曲,且大面积封装基板也越来越薄,降低翘曲的要求也越来越高。为了减少单面封装的翘曲,有报道称,通过提高玻璃化转变温度(T_g)和降低封装材料的线膨胀系数来降低成型收缩率是有效的。然而,要保持环氧塑封料的高流动性并大幅降低成型收缩率是很困难的。将固化收缩率引入热粘弹性分析技术,明确了BGA封装翘曲的发生机制,采用降低高温弯曲模量的方法可以设计出具有低粘度、高流动性和低翘曲的环氧塑封料。     

DFN封装翘曲和应力分析与优化

回流焊过程中,双边扁平无引脚(DFN)封装会因为巨大的温度变化产生翘曲和应力,影响超高频射频识别(RFID)芯片的性能和可靠性.选取DFN3封装为例从理论方面分析结构和材料参数对封装翘曲和应力的影响,发现减小环氧塑封料(EMC)热膨胀系数(CTE)、增大其杨氏模量均能减小封装翘曲;通过有限元仿真分析得出的结论与理论分析相一致.为了减小封装翘曲和应力,选定具有更小CTE的9240HF10AK-B3(Type R)作为新型EMC.通过有限元仿真结果对比发现,在25℃时,采用新型EMC的封装翘曲增大了 16.8％,应力减小了 4.1％;260℃时,其封装翘曲减小了 45.7％,应力减小了 9.2％.同时,新型EMC的RFID芯片标签回波损耗较之前优化了 6.59％.     

柔性基板模块封装技术

针对柔性基板模块封装过程中存在的材料选择、叠层方式以及层间干涉等关键问题,提出了采用热应力分析进行材料筛选,通过3D结构叠层以及夹具隔离支撑措施,实现满足电磁兼容、热传导及振动要求的模块整体封装.这些方法和技术可用在适应性要求高的异形空间.     

堆叠封装技术进展

目前电子产品正朝着高集成化、多功能及微型化方向不断发展。堆叠封装(PoP)作为一种新型3D封装技术,在兼容现有的标准表面贴装技术(SMT)的基础上能够实现不同集成电路在垂直方向上堆叠,从而能够提升封装密度,节省PCB板组装空间,缩短互连线路长度。该技术已从初期的低密度双层堆叠发展至当前的高密度多层堆叠,并在互连方式与塑封形式等封装结构及工艺上不断改进,以适应高性能电子产品的发展需求。通过对PoP上层与下层封装体结构及其封装工艺的近期研究成果进行综述,对比分析它们的各自特点与优势,并展望PoP未来发展趋势。     

新一代层叠封装(PoP)的发展趋势及翘曲控制

便携式移动设备是当今半导体集成电路行业的主要发展动力。其对封装的挑战,除电性能的提高外,还强调了小型化和薄型化。层叠封装(PoP)新的趋势,包括芯片尺寸增大、倒装技术应用、超薄化等,进一步增加了控制封装翘曲的难度。超薄封装的翘曲大小及方向与芯片尺寸、基板和塑封层厚度,以及材料特性密切相关。传统的通用封装方案已不再适用,需要根据芯片设计及应用,对封装设计、材料等因素加以优化,才能满足翘曲控制要求。另外,基板变薄后,来自不同供应商的基板可能出现不同的封装翘曲反应,需要加强对基板设计公差及供应链的管控。     

Reliability study of package-on-package stacking assembly under vibration loading

The vibration reliability of lead-free solder joints of Package-on-Package (PoP) is investigated by experimental tests and finite element method (FEM) simulations in this paper. A 14 × 14 mm two-tier PoP module was selected for this study. The natural frequencies and modes were determined by FEM and verified by experimental tests. The printed circuit board (PCB) assemblies are tested under harmonic vibration. Vibration test results show that the vibration reliability of top package is better than the bottom package, and the outermost corner solder joints of the bottom package are the critical solder joints for the PoP under vibration loading. The stress characteristics of solder joints obtained by FEM are well correlated with the experimental results. Failure mechanism analysis indicates that the bottom solder joints become the most vulnerable part of the PoP under vibration due to the bigger relative displacements between the PCB and the bottom package. The micro-structural analysis indicates that cracks usually originate in the bottleneck position of the solder balls, extend within bulk solder and then propagate along the interface between the IMC layer and the bulk solder. The influence of bottom solder joints standoff for vibration reliability was analyzed by FEM as well. Results show that the higher the bottom solder joints' standoff, the more difficult the failure for the PoP assembly.     

层叠封装(PoP)组装的挑战

本文提出了一种大批量层叠封装(PoP)组装方法,这种方法利用了倒装芯片组装中已有的电子封装技术。本文讨论了多个挑战和考虑因素。许多文章[1、2、3]详细介绍了这一新型封装的要求和实例。本文将演示怎样使用自动贴装机和倒装芯片组装使用的选项,堆叠和组装这些模块。为适应底部CSP较大的球体尺寸及使用焊膏和助焊剂,对上述技术必须进行某些改动。堆叠要求的精度要高于标准SMT贴装。某些现有的SMT贴装机可以进行改进,采用相应的改动精确地高速贴装堆叠的CSP。这种方法在成本上非常有竞争力。我们还将他细分析部分测试工具的设计问题。这些测试工具是为了深入考察工艺和组装问题而研制的。     

方形扁平无引线QFN封装的研究及展望

方形扁平无引线(QFN)封装是方形扁平封装(QFP)和球栅阵列(BGA)封装相结合发展起来的先进封装形式,是SMT技术中产品体积进一步小型化的换代产品.讨论了QFN技术的改进及工艺自动化发展进程,指出其必将成为半导体器件高端主流封装形式之一.     

基于氮化铝技术的表贴型微波封装

采用氮化铝多层布线技术,运用垂直过渡方式实现微波信号从基板底部到表面的信号传输,完成表贴式微波封装设计。在DC-18GHz内,该表贴互连反射损耗小于-15dB,插入损耗小于1.0dB。采用该技术封装了6～18GHz宽带放大器,封装尺寸为5mm×5mm×1.2mm,频带内反射损耗小于-10dB,增益15dB,平坦度小于1dB;另外还封装C波段5W功率放大器,封装尺寸为8mm×8mm×1.2mm,带内增益大于25dB,反射损耗小于-10dB,饱和输出功率37dBm,效率35%。采用技术的表面贴装放大器性能上能够满足微波通信、雷达应用,可用回流焊安装,适合规模生产。     

Structural reliability assessment of multi-stack package (MSP) under high temperature storage (HTS) testing condition

Wire ball open failure at the interface of the gold wire and bonding pad of a multi-stack package (MSP) under high temperature storage (HTS) condition of 150 °C is studied. Failure analysis using FIB-SEM was conducted by in-plane moiré interferometry and FEA to clarify the failure mechanism. The ball open failure due to Kirkendall void that results from metal diffusion at high temperature was accelerated by the tensile stress imposed at the gold wire. The tensile stress developed at the gold wire when packages showing different warpage behaviours were stacked. Mechanical interaction between top and bottom packages caused unstable warpage, readily twisted and saddled. The wire came in contact with the photo-sensitive solder resist (PSR) dam because of the unstable warpage and this contact resulted in tensile stress at the gold wires. Solder flux residues reacted with the encapsulant, and as a result, the encapsulant of the top package adhered to the chip of the bottom package, and this adherence created additional tensile stress at the gold wires. To reduce the tensile stress at the wires, the PSR dam was removed, loop shape was altered from 45° to 90°, water soluble flux was applied, and cleaning process was added. HTS reliability was significantly improved and guaranteed after reducing the tensile stress at the wires.     

微波QFN芯片的SMT技术研究

QFN封装的微波芯片采用一种较新的封装形式,这种封装体积很小,特别适合高密度印刷电路板组装.着重介绍微波QFN芯片的表面组装技术,从QFN的封装形式、PCB的焊盘设计、组装工艺、QFN焊点检测及QFN器件的返修等方面加以详细论述,并对针QFN芯片总结出一套完整的组装技术.     

SiP与PoP

文章介绍了SiP与PoP的特点、市场、产品和设计工具。手机、数码相机等便携式数字电子产品是推动SiP、PiP和PoP的主动力。2010年SiP产品市场预计将达100亿美元;2009年PoP、PiP产品市场出货量预计将达21亿块。PoP比PiP更先进,PoP封装中底部为逻辑器件(如基带处理器、应用处理器、多媒体处理器),顶部为存储器。两种器件一般采用FBGA封装,焊球凸起(点)直径300μm,焊球节距0.65mm。