一个65nm GP CMOS工艺0.06mm2 1.0V 2.5mW 10bit 250MS/s 电流舵数模转换器

A10 bit 250 MS/s current-steering digital-to-analog converter is presented. Only standard Vv core de- vices are available for the sake of simplicity and low cost. In order to meet the INL performance, a Monte Carlo model is built to analyze the impact of mismatch on integral nonlinearity （INL） yield with both end-point line and best-fit line. A formula is derived for the relationship oflNL and output impedance. The relation of dynamic range and output impedance is also discussed. The double eentroid layout is adopted for the current source array in order to mitigate the effect of electrical, process, and temperature gradient. An adapted current mirror is used to over- come the gate leakage of the current source array, which cannot be ignored in the 65 nm GP CMOS process. The digital-to-analog converter occupies 0.06 mm2, and consumes 2.5 mW from a single 1.0 V supply at 250 MS/s.     

一种16位600 MS/s电流舵D/A转换器的设计

基于0.18 μm CMOS工艺,设计了一种16位600 MS/s电流舵D/A转换器。该D/A转换器为1.8 V/3.3 V双电源供电,采用并行输入、差分电流输出的四分段(5+4+3+4)电流舵结构。采用灵敏放大器型锁存器可以精确锁存数据,避免出现误码;由恒定负载产生电路和互补交叉点调整电路组成的同步与开关驱动电路,降低了负载效应引起的谐波失真,同时减小了输出毛刺;低失真电流开关消除了差分开关对共源节点处寄生电容对D/A转换器动态性能的影响。Spectre仿真验证结果表明,当采样频率为625 MHz,输入信号频率为240 MHz时,该D/A转换器的SFDR为78.5 dBc。     

一种带分段随机温度计码的10位电流舵数模转换器

介绍了一种基于分段随机温度计码的动态匹配算法。该算法可以有效抑制电流源失配造成的谐波失真,因此可以降低对电流源匹配的需求。在此算法基础上,针对芯片面积,优化了电流源尺寸选取与分段位数的选择。在SMIC 0.13μm CMOS工艺中实现了一款10位电流舵数模转换器(Digial-to-analog converter,DAC),单通道的面积为0.05mm2。测试结果显示,微分非线性(Differential non-linearity,DNL)与积分非线性(Integral nonlinearity,INL)分别为0.58LSB和0.56LSB,无杂散动态范围(Spurious free dynamic range,SFDR)最高可达80dBc。单通道DAC在1.2V数字/模拟电源电压下整体功耗小于3mW。     

12位CMOS电流舵结构D／A转换器的设计

设计了一种适用于CMOS工艺的电流舵结构数模转换器,提出8 4分段式的电流舵结构,权衡了面积与性能的关系。文中对所设计的电路进行了仿真,并得到了很好的仿真结果。     

电流舵数模转换器的静态误差分析与建模

高分辨率的电流舵数模转换器（DAC）是电流源晶体管匹配特性设计的关键问题之一。获取晶体管匹配特性的常用方法是蒙特卡罗仿真,这种方法既耗时,又依赖于CPU的性能,设计效率低。针对电流舵DAC的静态失配进行了理论分析和公式推导,根据静态失配的特点,基于MATLAB构建电流舵DAC的静态误差模型,用于评估电流源管随机失配对DAC积分非线性良率的影响。该方法具有高精确度、高效率的特点。     

一种13.22 fJ 12位 200 MS/s电流舵DAC

采用55 nm CMOS工艺,设计了一个12位电流舵DAC。根据Matlab建模结果,确定电流舵DAC采用“6+3+3”的分段结构,这种分段结构使得版图面积和微分非线性(DNL)均较小;共源共栅电流源有效提高了电流源的输出阻抗;开关结构中的MOS电容减小了信号馈通效应的影响;与电流源栅端相连的电容稳定了电流源的偏置电压。基于以上特点,在未采用静态和动态校准技术的情况下,电流舵DAC能得到较好的性能指标。后仿真结果表明,采样率为200 MS/s、输入信号频率为1.07 MHz时,在25 ℃、TT工艺角下,该DAC的无杂散动态范围(SFDR)为78.62 dB,DNL为0.5 LSB,积分非线性(INL)为0.8 LSB。该电流舵DAC的电源电压为1.2 V,功耗为18.43 mW,FOM为13.22 fJ。     

一种带分段随机温度计码的10位电流舵数模转换器北大核心CSCD

介绍了一种基于分段随机温度计码的动态匹配算法。该算法可以有效抑制电流源失配造成的谐波失真,因此可以降低对电流源匹配的需求。在此算法基础上,针对芯片面积,优化了电流源尺寸选取与分段位数的选择。在SMIC 0.13μm CMOS工艺中实现了一款10位电流舵数模转换器(Digial-to-analog converter,DAC),单通道的面积为0.05mm2。测试结果显示,微分非线性(Differential non-linearity,DNL)与积分非线性(Integral nonlinearity,INL)分别为0.58LSB和0.56LSB,无杂散动态范围(Spurious free dynamic range,SFDR)最高可达80dBc。单通道DAC在1.2V数字/模拟电源电压下整体功耗小于3mW。     

一种高速高分辨率电流舵D/A转换器的设计

基于0.18μm CMOS工艺,设计了一种电源电压为3.3 V/1.8 V(模拟电路部分电源电压为3.3 V,数字电路部分电源电压为1.8 V)、最大刷新率为200 MSPS、分辨率为14位的高速D/A转换器(DAC).该DAC采用传统的5-4-5温度计码与二进制权重码混合编码的分段电流舵结构.对电路中的关键模块,如运算放大器、带隙基准源,进行了优化设计;给出了整体电路的版图设计.仿真结果显示,采样频率为200 MHz时,DAC的SFDR为87 dB左右.     

一种1.8V 10位120MS/s CMOS电流舵D/A转换器IP核

采用低摆幅低交叉点的高速CMOS电流开关驱动器结构和中心对称Q2随机游动对策拓扑方式的pMOS电流源阵列版图布局方式,基于TSMC 0.18靘 CMOS工艺实现了一种1.8V 10位120MS/s分段温度计译码电流舵CMOS电流舵D/A转换器IP核.当电源电压为1.8V时,D/A转换器的微分非线性误差和积分非线性误差分别为0.25LSB和0.45LSB,当采样频率为120MHz,输出频率为24.225MHz时的SFDR为64.9dB.10位D/A转换器的有效版图面积为0.43mm×0.52mm,符合SOC的嵌入式设计要求.     

一种1.8V 10位120MS/s CMOS电流舵D/A转换器IP核

采用低摆幅低交叉点的高速CMOS电流开关驱动器结构和中心对称Q2随机游动对策拓扑方式的pMOS电流源阵列版图布局方式,基于TSMC 0.18靘 CMOS工艺实现了一种1.8V 10位120MS/s分段温度计译码电流舵CMOS电流舵D/A转换器IP核.当电源电压为1.8V时,D/A转换器的微分非线性误差和积分非线性误差分别为0.25LSB和0.45LSB,当采样频率为120MHz,输出频率为24.225MHz时的SFDR为64.9dB.10位D/A转换器的有效版图面积为0.43mm×0.52mm,符合SOC的嵌入式设计要求.     

A 14-bit Current-Steering DAC with Current-Mode Deglitcher

A 14-bit current-steering DAC utilizing parallel current memories operating as a deglitcher is presented. The high linearity of the current memories is based on a memory MOS transistor biased in the triode region and a bootstrapped sampling switch. The prototype circuit is implemented using a 0.35-m BiCMOS (SiGe) technology and it occupies 5.7 mm² of silicon area. According to measurements, THD is –66.8 dBc with a 9.1-MHz input signal and 30-MHz clock frequency. Two-tone test gives intermodulation levels below 68 dBFS at 40-MS/s sampling rate. The power dissipation is 370 mW from a 3-V supply.     

一种10 bit 200MS/s电流型DAC设计

基于SMIC 0.18μm CMOS工艺,采用了具有电荷抽放技术的电流源结构,以及新型锁存电路产生同步控制信号.设计了一个10位精度的数模转换器(DAC),电源电压为1.8 V,在50负载条件下,DAC满量程输出电流为4mA.当采样频率为200 MHz,输入频率为5 MHz的情况下.满量程功耗为15 mw.微分非线性误差(DNL)为0.25 LSB,积分非线性误差(INL)为0.15 LSB,无杂散动态范围达到79.7 dB.     

一种高速高精度电流舵DAC的设计

针对电流舵DAC高频下因时钟馈通而导致动态性能指标降低的缺点,提出了一种自适应开关限幅单元,通过对摆幅进行限制从而减少了馈通效应,并且结合开关驱动电路改变了栅极控制信号交叉点的位置,降低开关翻转引入的毛刺,提高了无杂散动态范围。采用了CMOS 0.18 μm工艺,结合四项开关等其他结构,设计了一种16位1.5 GSPS的电流舵DAC,并对DAC的性能进行了仿真和测试。测试结果表明DAC拥有良好的线性度,在1.5 GSPS采样率和70 MHz输入频率的情况下,无杂散动态范围(SFDR)为78.59 dB,动态性能良好。     

0.13 μm CMOS低功耗10位100MS/S 电流舵 D/A IP设计与验证

Based on a low supply voltage curvature-compensated bandgap reference and central symmetry Q² random walk NMOS current source layout routing method, a 1.2-V 10-bit 100-MSPS CMOS current-steering digital-to-analog converter is implemented in a SMIC 0.13-μ m CMOS process. The total consumption is only 10 mW from a single 1.2-V power supply, and the integral and differential nonlinearity are measured to be less than 1 LSB and 0.5 LSB, respectively. When the output signal frequency is 1–5 MHz at 100-MSPS sampling rate, the SFDR is measured to be 70 dB. The die area is about 0.2 mm².     

A High Performance Track and Hold Circuit for High-Resolution High-Speed ADC

Design of a high performance track and hold (T/H) circuit for high-resolution high-speed analog-to-digital converter (ADC) is presented,which has been implemented in 0.18 μm CMOS process.An improved bootstrapped and bulk-switching technique is introduced to greatly minimize the nonlinearity of sampling network over a wide bandwidth,and the addition of a modified pre-charge circuit helps reducing the total power consumption.The experimental results show that the proposed T/H circuit achieves over 77 dB SFDR (spurious-free dynamic range) and 70 dB THD (total harmonic distortion) at 100 MHz sampling rate and maintains the performance with input frequency up to 305 MHz while consuming 47 mW power.     

基于相位调制的无色散大动态范围微波光子链路

为了抑制微波光子链路的三阶交调失真,提高链路的动态范围,提出了一种基于相位调制的无色散大动态范围的微波光子链路。通过对相位调制器横电模和横磁模的使用,以及将相位相差π的两路信号相加,消除三阶交调失真;另外,由于线性化后双边带信号转变为单边带信号,消除了色散的影响。仿真实验结果显示,与传统相位调制的微波光子链路相比,该方案的无杂散动态范围扩大了约19.5dB。     

Design and verification of a 10-bit 1.2-V 100-MSPS D/A IP core based on a 0.13-μm low power CMOS process

Based on a low supply voltage curvature-compensated bandgap reference and central symmetry Q~2 random walk NMOS current source layout routing method,a 1.2-V 10-bit 100-MSPS CMOS current-steering digital-to-analog converter is implemented in a SMIC 0.13-μm CMOS process.The total consumption is only 10 mW from a single 1.2-V power supply,and the integral and differential nonlinearity are measured to be less than 1 LSB and 0.5 LSB, respectively.When the output signal frequency is 1-5 MHz at 100-MSPS samplin...     

基于AD9650的高速大动态范围数据采集系统设计

在高杂波环境下工作的雷达系统要求大的瞬时动态范围,才能实现对弱目标信号的录取,迫切需要设计实现高动态范围的高速数据采集系统。研究了ADC芯片选型、时钟设计和前端电路设计对数据采集系统动态范围的影响,基于AD9650设计实现了一个16 b,65 MSPS的高速数据采集系统,用于实现对高杂波环境下雷达回波信号的采集。     

高速A/D转换器在宽带数字化接收机中的应用

高速A/D转换器是数字化接收机系统的重要组成部分。本文从系统的角度分析了A/D数字模块对接收机灵敏度、动态范围的影响,结合实际宽带数字接收系统进行了设计实现并给出了指标测试方法。