共查询到19条相似文献,搜索用时 156 毫秒
1.
2.
利用现场可编程门阵列(FPGA)设计PCI总线仲裁器,以适应各种不同要求的应用场合。遵循总线仲裁循环优先级算法原则.选用分布式仲裁结构.利用VHDL语言将PCI总线、总线仲裁器和功能模块进行联合优化设计.实现基于FPGA的PCI总线仲裁器。 相似文献
3.
紧耦合多处理机技术应用于实时系统中时,共享RAM仲裁器的设计是影响系统实时性的关键问题,本文提出了一种多机多级动态优先级仲裁器的设计方案,给出了其逻辑仲裁关系表达式和数学模型。 相似文献
4.
本文介绍了两种分布式总线仲裁器的设计,一种蜞于优先权仲裁策略,一种蜞于请求时间的公平仲裁策略,另外,还介绍了一种利用时间计烽器实现紧急请求的方法。 相似文献
5.
在紧耦合多处理机系统中,总线仲裁器的设计是影响系统性能的关键问题,本文提出了一种多机多级动态优先级总线仲裁器的设计方案,给出了其逻辑仲裁关系表达式和数学模型。. 相似文献
6.
PCI总线加权优先循环仲裁算法 总被引:2,自引:0,他引:2
文章介绍了在PCI系统结构中新的总线仲裁机制,提出了加权优先循环算法。该算法是基于优先算法和公平循环算法的访问策略,它的特点是避免了优先算法中高优先级的PCI主设备在重新请求访问总线时独占总线,同时也解决了公平循环算法中各主设备对总线访问的平均性问题,使得仲裁器可以根据不同设备的性能要求,分配不同设备不同加权因子,使高性能和高速度设备能及时访问总线,降低访问延迟时间。 相似文献
7.
8.
9.
屈玉贵 《小型微型计算机系统》1991,12(4):33-40,46
多处理机系统的总线仲裁机构的设计和使用直接影响系统的效率.本文介绍了多处理机系统的总线仲裁机构的原理及串、并行两种方式的总线仲裁器.分析了总线仲裁机构可能发生的错误动作.最后给出一个系统总线接口的设计实例。 相似文献
10.
基于EPLD的PCI总线仲裁器的设计与实现 总被引:10,自引:0,他引:10
以自行研制开发的 PCI高速总线背板为背景,系统地论述了 PCI总线的仲裁机制、总线的缺省占用、仲裁信号协定及优先级仲裁算法,给出了采用 E P L D实现仲裁器功能的编程设计。 相似文献
11.
MIPS系统中北桥的FPGA设计 总被引:6,自引:0,他引:6
介绍了一个用 FPGA开发的用于 MIPS系统的北桥设计 ,主要包括北桥的结构框架、设计思想和技术特点等内容 ,并结合同类型的国外产品进行了性能上的比较和测试 ,得出的结论是此设计的大部分指标均达到或超过同类产品 相似文献
12.
13.
A simple cost-effective hardware arbiter suitable for multi-microprocessor systems is described. The number of processors is not limited and any one can acquire mastership of the common bus on a priority basis. A daisychain configuration is used to minimize the required interconnection between processor modules and priority is allocated on a round-robin basis. In the realization described, the current bus master is given lowest priority so that it cannot ‘hog’ the bus by making repeated requests.Typical queueing performance of the system is described and metastability problems in flipflop-based arbiters are discussed. 相似文献
14.
提出一种新颖的多分类器构造方法,它以最大纠错能力作为分类器选择标准。实现时,采用半监督协同训练技术,充分利用单分类器的互补性,同时最大化仲裁器的仲裁能力,以提高多分类器系统的分类精度。在毒性数据集上的实验结果表明了方法的可行性和有效性。 相似文献
15.
为了使一个共享资源多处理机系统在局部时空内实现性能优化,便要求在同一个系统中实现多种裁决方案。本文由此简单讨论了各种类型的裁决器,进而提出了一种可变优先策略裁决器的设计方法。 相似文献
16.
Abdelkrim Zitouni Author Vitae Rached Tourki Author Vitae 《Computers & Electrical Engineering》2008,34(1):63-77
The increasing complexity of Multi-Processor System on Chip (MPSoC) is requiring communication infrastructures that will efficiently accommodate the communication needs of the integrated computation resources. Exploring the arbitration space is crucial for achieving low latency communication. This paper illustrates an arbiter synthesis approach that allows a high performance MPSoC communication for multi-bus and Network on Chip (NoC) architectures. A cost function has been formulated in order to affect the priority order to each component or each set of components in a manner that minimizes the communication latency and generates a multi-level arbiter. The performance of the proposed approach have been analyzed in a design of an 8 × 8 ATM switch subsystem and a MPEG4 decoder mapped onto a 2-D mesh NoC. The results demonstrate that the MPSoC arbiter is well suited to provide high priority communication traffic with low latencies by allowing a preemption of lower priority transport. The sum of the mean waiting time at the eight ports of the ATM switch is minimum under the MPSoC arbitration scheme (4.30 cycle per word) while it is 3.00 times larger under the poorer performance arbitration scheme. In the case of the MPEG4 decoder, the average packet latency of the MPSoC is about 480 cycles while it is 640 cycles in the poorer performance arbitration scheme under a 0.4 flits/cycle injection rate. 相似文献
17.
18.
19.
陈志凤 《自动化技术与应用》2007,26(7):40-41,27
本文研究了多CPU并行通信双口RAM的仲裁策略,深入分析和比较了硬件仲裁、中断仲裁、令牌仲裁的实现方法和特点,并比较了不同仲裁机制的应用场合. 相似文献