采用动态量化的低存储空间LDPC译码研究

为存储、处理大量信息而导致译码器硬件复杂度较高是影响LDPC码广泛应用的主要原因。降低译码信息的量化位宽能有效降低译码器硬件复杂度。由于译码信息的绝对值在译码过程中不断增长,短量化位宽带来的有限量化范围会导致严重的饱和量化误差,影响译码性能。在量化位宽不变的情况下,通过逐渐降低信息量化的精度来实现信息量化范围的扩展。这种动态的量化方式能满足译码信息的绝对值不断增长的要求。为进一步适应不同噪声环境并减少量化精度降低带来的负面影响,这种动态量化方式以自适应的方式实现。仿真结果表明,自适应动态量化方式能以很小的译码性能损失,大幅减少译码器所需存储空间,简化硬件复杂度。     

结构化LDPC码的高速编译码器FPGA实现

提出一种高吞吐量、低复杂度、可扩展的非正则低密度校验(Low density parity check,LDPC)码准并行编码结构及译码结构及其实现方案,该编码结构和译码结构针对不同码长的非正则结构化LDPC码可进行相应扩展.通过对编译码算法,优化编译码结构进行调整,降低了编译码器硬件实现中的关键路径迟延,并采用Xilinx公司的Virtex-4 VLX80 FPGA芯片实现了一个码长10 240,码率1/2的非正则结构化LDPC码编码器和译码器.实现结果表明:该编码器信息吞吐量为1.878 Gb/s,该译码器在采用18次迭代情况下信息吞吐量可迭223 Mb/s.     

可变码长LDPC码的GAU构造算法

考虑度分布、最小环长和环近似外信息度等因素,从减少短环和增加外信息度入手,提出了可变码长LDPC码的GAU(Girth ACE union)构造算法。该算法构造的校验矩阵能适应较大范围的码长变化,其短码的纠错性能与802.16e中的LDPC码相当,中长码的性能较后者略优。不同码长的码字具有结构相同的校验矩阵,便于编译码器对所有码长采用同一架构设计,能有效降低编译码器的实现复杂度。GA U算法适用于支持可变长度数据传输的各类通信系统的LDPC码设计,具有重要的理论意义和 实用价值。     

LDPC码改进的量化自适应偏移最小和算法

为减小低密度奇偶校验（LDPC）码的量化译码算法的实现复杂度,提出了一种改进的4比特量化自适应偏移最小和（AOMS）译码算法。改进的AOMS译码算法中引入了预设的固定迭代次数作为启动偏移量修正因子自适应选择的条件;设计了一种4比特非均匀数据量化方案,保证量化数据的取值范围既能较好地满足外信息的动态范围,又能简单实现优化的量化偏移量修正因子。仿真结果表明,与浮点译码算法相比较,改进的量化AOMS译码算法的译码性能损失较小。     

IEEE 802.1 6e中LDPC译码器的实现

面向IEEE 802.16e中LDPC码,分析了各种译码算法的译码性能,归一化最小和(NMS)算法具备较高译码性能和实现复杂度低的特点.提出一种基于部分并行方式的LDPC译码器结构,可以满足IEEE802.16e中非规则LDPC码的译码要求.在FPGA上实现了该译码器,数据吞吐率可以达到130 Mb/s.     

结构化LDPC码流水线译码器的仿真与设计

针对在结构化LDPC码译码器中使用流水线结构,对最小和分层译码算法进行了分析。为进一步提高译码器的性能,提出了一种修正分层最小算法,使得结构化LDPC码的译码器能使用流水线结构来增加系统吞吐量。根据修正算法,设计了一种低复杂度的译码器结构,并详细描述了串行校验节点处理器和灵活置换器这两个模块的设计。分析了流水线译码器对处理时延的提高,并仿真了同一码长不同译码算法的性能。仿真结果表明修正算法和最小和译码算法相比,性能上几乎没有损失,由于译码器采用了流水线结构,吞吐量提高了2到3倍,并能灵活的支持各种码长和码率的结构化LDPC码。     

高性能QC-LDPC码译码器的VLSI实现

基于改进的最小和（Min-Sum）译码算法,提出一种高速半并行准循环低密度奇偶校验（QC-LDPC）码译码器结构．设计了对数桶型移位器来传递数据,以降低译码器内部连线的复杂度;引入微指令控制技术,使译码器的硬件结构独立于具体的码率和码的规则性,可以在不改变硬件的情况下支持任意码率;采用动态功耗管理技术,译码器可以随信道好坏自动控制功耗．基于该结构实现了一个适合中国数字电视地面传输标准（GB20600-2006）系统的LDPC码译码器,在SMIC0．18μm标准CMOS工艺下综合,总面积仅为62万等效门,频率最高可达100MHz．     

自适应Viterbi译码器技术

随着现代通信技术的迅速发展,高速和高可靠性成为衡量信息传输质量的关键指标。信道编码技术能够对信道差错进行控制,降低误码率,实现可靠通信,具有重要的军事和民用意义。Viterbi译码算法及其实现技术是信道编码技术的一个重要组成部分,但是其存在自身的缺陷或不足。Viterbi译码算法的译码性能将会随着码的相关长度k增加而提高,但其实现的复杂度将以2k的比例增长。提出了一种自适应Viterbi译码算法——IAVA(Improved Adaptive Viterbi Algorithm)。该算法利用信噪比评估模块自适应地调整门限值的高低,并利用复杂度评估模块自适应地改变译码器的基状态数,从而合理利用硬件资源。当译码器工作于低信噪比环境中时门限被自动调高,保证译码性能的同时适当减少了译码器的复杂度;当工作于高信噪比环境中时门限被自动调低,此时译码器复杂度得到锐减,译码模式将切换到基-4模式从而提高了译码速度,因此在大动态信噪比环境下该算法具有优越的性能。     

基于TDMP优化算法的QC-LDPC译码器VLSI实现

在对TDMP算法优化的基础上,提出了一种LDPC译码器VLSI架构和实现方法.与目前已经存在的LDPC译码器相比,这种实现方法的优势主要有:1)能够实现快速收敛,将译码迭代次数降低为经典方法的50%以下,进而降低功耗;2)用于存储中间置信信息的存储器使用量比传统方法减少50%以上,大大减少芯片面积;3)校验节点置信度更新采用归一化Min-Sum算法(NMS),降低计算复杂度,选取的校正因子保证了译码器的BER性能;4)充分利用校验矩阵的准循环特点,实现规整的芯片内部互连线,减小布线难度.用这种架构实现了符合中国数字电视地面传输标准(DTMB)的LDPC译码器:融合3种码率;芯片规模为58万门;时钟频率为100 MHz,数据吞吐率为107 Mbps.     

面向60 GHz系统的多码率LDPC分层译码器的设计

针对60 GHz通信系统中的IEEE 802.11ad标准,提出了一种双层同步迭代式多码率LDPC分层译码器的结构。利用码率越低LDPC校验矩阵越为稀疏的特点,将所有码率下的校验矩阵压缩到单一检验矩阵,以便支持LDPC多码率译码。同时,使用分层译码算法,有效减少迭代次数。基于推荐结构,在Vertex-6 FPGA上实现了支持IEEE 802.11ad标准的4种码率的LDPC译码器,LUTs资源使用量为34%,最高净吞吐率达到3.507 Gb/s。比较结果表明,推荐结构有着低复杂度、高吞吐率的特点。     

Polar-coded forward error correction for MLC NAND flash memory

With the ever-growing storage density, high-speed, and low-cost data access, flash memory has inevitably become popular. Multi-level cell (MLC) NAND flash memory, which can well balance the data density and memory stability, has occupied the largest market share of flash memory. With the aggressive memory scaling, however, the reliability decays sharply owing to multiple interferences. Therefore, the control system should be embedded with a suitable error correction code (ECC) to guarantee the data integrity and accuracy. We proposed the pre-check scheme which is a multi-strategy polar code scheme to strike a balance between reasonable frame error rate (FER) and decoding latency. Three decoders namely binary-input, quantized-soft, and pure-soft decoders are embedded in this scheme. Since the calculation of soft log-likelihood ratio (LLR) inputs needs multiple sensing operations and optional quantization boundaries, a 2-bit quantized hard-decision decoder is proposed to outperform the hard-decoded LDPC bit-flipping decoder with fewer sensing operations. We notice that polar codes have much lower computational complexity compared with LDPC codes. The stepwise maximum mutual information (SMMI) scheme is also proposed to obtain overlapped boundaries without exhausting search. The mapping scheme using Gray code is employed and proved to achieve better raw error performance compared with other alternatives. Hardware architectures are also given in this paper.     

一种改进的LDPC码的EBF构造算法的研究

扩展比特填充（EBF）构造算法是迄今为止构造性能优异的中短码长LDPC码的一种有效的构造方法,然而直接采用该算法构造的LDPC码的编码复杂度正比于码长的平方,使其成为实用化过程中的一个瓶颈。基于具有线性编码复杂度的迭代编码算法提出了一种改进的EBF构造算法,通过对编码方案的改进和校验矩阵的构造两个方面降低其复杂度。仿真结果表明,在BPSK、QPSK及16QAM调制方式下,虽然改进的EBF构造算法构造的LDPC码码字与EBF构造算法构造的码字的纠错性能基本一致,但是其最大的优势在于具有更低的硬件实现复杂度。     

Hybrid weighted bit flipping low density parity check decoding

Low density parity check codes (LDPC) exhibit near capacity performance in terms of error correction. Large hardware costs, limited flexibility in terms of code length/code rate and considerable power consumption limit the use of belief-propagation algorithm based LDPC decoders in area and energy sensitive mobile environment. Serial bit flipping algorithms offer a trade-off between resource utilization and error correction performance at the expense of increased number of decoding iterations required for convergence. Parallel weighted bit flipping decoding and its variants aim at reducing the decoding iteration and time by flipping the potential erroneous bits in parallel. However, in most of the existing parallel decoding methods, the flipping threshold requires complex computations.In this paper, Hybrid Weighted Bit Flipping (HWBF) decoding is proposed to allow multiple bit flipping in each decoding iteration. To compute the number of bits that can be flipped in parallel, a criterion for determining the relationship between the erroneous bits in received code word is proposed. Using the proposed relation the proposed scheme can detect and correct a maximum of 3 erreneous hard decision bits in an iteration. The simulation results show that as compared to existing serial bit flipping decoding methods, the number of iterations required for convergence is reduced by 45% and the decoding time is reduced by 40%, by the use of proposed HWBF decoding. As compared to existing parallel bit flipping decoding methods, the proposed HWBF decoding can achieve similar bit error rate (BER) with same number of iterations and lesser computational complexity. Due to reduced number of decoding iterations, less computational complexity and reduced decoding time, the proposed HWBF decoding can be useful in energy sensitive mobile platforms.     

一种基于循环移位矩阵的LDPC码的研究

本文研究了一种基于循环移位矩阵结构的LDPC码,提出了一种高效的基于特征矩阵的LDPC码构造算法。研究结果表明,采用这种特定的结构和构造算法可以获得较短的构造时间,较低的编码复杂度和较少的记忆单元而且性能并未降低。     

基于置信传播的LDPC码译码算法

对基于置信传播的LDPC（低密度奇偶校验）码译码算法（SPA算法）。进行了分析和研究,在此基础上提出了一种方便寻址的串行结构译码方法,对其作案了性能仿真和实现复杂度分析。分析结果表明,这种LDPC译码结构简化了寻址过程,节省了资源,具有一定的普遍适用性。     

基于格雷码的无人机图像传输自适应译码算法

传统的无人机与地面接收机之间的信道编码采用Turbo码、LDPC码等.Turbo码和LDPC码译码复杂、实时性不足、硬件成本高,其中LDPC码在高信噪比时候易导致错误地板.格雷码运算复杂度低,运算时间少,硬件实现简单且功耗也相对更低.针对这一现状,本文提出了基于格雷码的无人机图像传输自适应译码算法.在格雷码软硬判决译码算法的基础上设计了依据奇偶校验位的译码判决机制.仿真结果表明,该算法复杂度低、运行速度快、可靠性好,硬件成本低,可在满足图像精度需求下自适应地选择合适的解码方法,提高解码速度.     

基于置信传播算法的低密度校验码量化译码设计

介绍了二元输入连续输出无记忆AWGN信道下低密度校验 (LDPC)码的置信传播译码算法及其密度进化特性 .根据密度进化规律 ,分析了不同消息空间中的量化译码问题 .得出结论如下 :对于概率和概率差消息 ,只有高阶均匀量化才能获得满意的译码性能 ;似然比消息的适当对数量化可等价于对数似然比消息的均匀量化 ;对数似然比消息易于实现相对信道输入± 1的无偏对称量化 ,并有效利用消息的统计特性 .由非均匀量化在大消息区域分配的量化电平可以有效地促进算法收敛 .仿真结果表明 ,低阶非均匀量化优于均匀量化