时钟3.2GHz直接数字频率合成器的研制

阐述了时钟频率高达3.2 GHz的新型直接数字频率合成器的设计方案,由该方案设计的直接数字频率合成器最高输出频率可达1 500 MHz,并且可以产生线性调频、脉冲步进、调频步进等多种调制信号.通过对该直接数字频率合成器与DDS芯片AD9858进行相位噪声以及杂散进行对比分析,时钟为3.2 GHz的直接数字频率合成器不仅输出带宽得以扩展,其相位噪声在所测试点比AD9858要优10 dB,窄带杂散也较AD9858有很大提高.     

L波段小步进频率合成器的设计

采用了锁相环(PLL)结合直接数字频率合成(DDS)的方法实现L波段小步进频率合成器,分析了此种频率合成器的相位噪声和杂散指标。介绍了具体的电路设计过程。实验测试表明,实现的L波段频率合成器结合了锁相环式和直接数字式频率合成的优点,步进间隔1 kHz,相位噪声在10 kHz处可达-98 dBc/Hz,杂散抑制-70 dBc,具有相噪低、杂散抑制好、步进小等特点。     

一种L波段的小步进频率合成器

详细分析了直接数字合成(DDS)和锁相环(PLL)的基本原理、特点及相位噪声特性。将DDS与PLL技术结合,取长补短,可以在不降低杂散性能要求的前提下实现小步进的频率合成器。在此基础上提出了一种DDS+PLL+混频的L波段小步进频率合成器的实现方案。根据方案,选择DDS芯片AD9850和PLL芯片ADF4112来搭建电路。给出了试验测试结果。测试结果表明,在L波段实现了相位噪声-94dBc/Hz@1kHz,杂散抑制-60dBc,频率步进1kHz,验证了该方案的可行性。     

宽带PCSF雷达信号频率合成器的设计与实现

基于脉内相位编码脉间频率步进（PCSF）雷达信号的特点,提出了利用复杂可编程逻辑器件、直接数字频率合成器（DDS）和锁相环倍频器产生任意PCSF雷达信号的方法,并实际构造了一个宽带、低噪声的S波段PCSF信号源。利用该方法可以实现对输出信号相位的精确控制,通过选择DDS输出信号的频率范围可以减少带内的杂散分量。测试结果表明：该频率源在320 MHz带宽内的无杂散动态范围为62 dBc,相位噪声为-110 dBc/Hz@1 kHz。     

高频谱纯度小步进频率合成器的设计与实现

讨论了一种杂散抑制高,频率步进小及相位噪声低的频率合成器的设计方法。设计采用混合式频率合成技术,研制实现了S波段频率合成器,实验结果表明,该频率合成器输出信号频率步进100 Hz,相位噪声优于-115dBc/Hz@10kHz,杂散抑制大于80dBc,跳频时间140μs。     

Ka波段频率合成器设计

提出了一种Ka波段低杂散、捷变频频率合成器设计方案.该方案采用直接数字合成(DDS)+直接上变频的频率合成模式,DDS1产生360～600 MHz低杂散中频信号,DDS2产生波形信号.经过4次上变频、分段滤波、放大后,该方案实现了宽带、低杂散、捷变频频率合成器的设计,为系统提供本振信号、激励信号等.根据设计方案,制作了...     

基于DDS激励PLL宽带低杂散频率合成器

在微波频段,为了实现小步进、低相噪的宽带频率合成器,常采用直接数字合成(DDS)激励锁相环(PLL)的方式,但要同时实现低杂散(特别是近端杂散)则相对困难。本文基于 DDS 低杂散技术进行了研究,并介绍一种改进的基于 DDS激励 PLL技术实现的宽带频率合成器,可有效改善杂散抑制指标。设计所得到频率合成器频率范围为4 GHz~8 GHz,步进为100 kHz,杂散抑制指标可以满足全频段≤-70 dBc。     

DDS＋PLL技术在C波段频率合成器中的应用

提出了一种具体的C波段小步进频率合成器的设计方案。该方案是基于锁相环频率合成(PLL)和直接数字频率合成(DDS)相结合的结构,利用DDS激励PLL产生所需信号。设计的信号频率范围为5.02~5.38 GHz,频率步进为1 kHz。重点阐述了系统的硬件实现,包括系统设计方案、主要电路模块设计以及系统测试结果等,并针对实际调试过程中常见的问题给出一些改进的方法。最后的测试结果表明了该频率合成器具有频谱纯、相噪低、杂散抑制能力强等特点,可以满足实际系统需要。     

波形可控的宽带低杂散X波段DDS信号产生器

介绍了ADI公司的高性能直接数字频率合成器(DDS)芯片AD9858，并利用它构成一种波形可控的宽带低杂散X波段信号产生器。     

小步进S波段直接频率合成器设计

介绍了一种小频率步进的直接频率合成器的设计方法。给出了频率合成器的设计框图和相关指标测试曲线,包括输出信号频谱图、跳频时间测试曲线和相位噪声测试曲线。该频率合成器突破了一般直接频率合成器频率步进受滤波器件的限制,通过相关电路的设计实现了S波段1MHz频率步进,具有大带宽、小步进、低杂散、低相位噪声和快速变频等优点。     

基于DDS的低杂散捷变频合成器设计

为了对抗有源干扰,雷达系统要求频率合成器具有频率捷变功能;同时要求其杂散抑制越高越好,特别是在输出信号带宽较宽的情况下更是如此。受体积和成本的限制,目前的捷变频频率合成器广泛采用基于直接数字合成（DDS）技术的变频方法。本文基于低杂散,对采用DDS的捷变频频率合成器技术进行了研究,并介绍一种采用时钟频率高达3．2GHz的新型DDS集成电路的低杂散捷变频频率合成器的设计与实现方法,设计得到的捷变频频率合成器带宽为250MHz,其杂散抑制指标可满足全频段优于-65dBc。     

直接数字频率合成器的频谱特性的分析

现代通信系统对合成源的技术指标提出了越来越高的要求，可变参考源驱动的锁相频率合成器是一种较好的解决方案。直接数字频率合成器（ＤＤＦＳ）作为可变参考源是比较理想的。本文对直接数字频率合成器（ＤＤＦＳ）的输出特性进行了讨论，并用傅里叶变换的方法对直接数字频率合成器（ＤＤＦＳ）的输出频谱的杂散进行了分析，得到了有相位舍位民政部下直接数字频率俣成器的杂散分布。     

一种S频段高性能频率合成器的设计与实现

设计了一种高性能频率合成器,采用直接数字合成(DDS)与直接模拟合成相结合的方式,实现了S频段1 Hz细步进输出,频率捷变时间小于800 ns,并达到杂散抑制优于-65 dBc、相位噪声优于-115 dBc/Hz偏离载频1 kHz处的高性能指标.     

基于高速DDS芯片的宽带低杂散信号产生器的设计与实现

介绍了在现代雷达接收领域中的一种高性能信号产生器的设计方法。利用高性能直接数字频率合成器(DDS)芯片及单片机构成频率、幅度及相位可控的宽带低杂散信号产生器。实验证明该设计应用于雷达系统中的可行性。     

3～16GHz宽覆盖频率合成器的研制

提出了一种实现宽覆盖、低相位噪声、低杂散的频率合成方法.该方法采用双锁相环切换加直接倍频的模式,实现了3～16 GHz的频率合成器.实验结果表明,该方法简洁易行,所实现的系统达到了较好的技术指标:全频段输出信号步进20 MHz时,相噪均在-83 dBc/Hz@10kHz以下,杂散在-60 dBc以下,输出功率在10 dBm以上.该方案为实现高性能的超宽覆盖小步进频率合成器提供了一个有效的方法.     

基于锁相环的低杂散细步进频率合成器

针对传统频率合成器小步进杂散的问题,提出一种新颖的宽带频率合成器方案;采用双锁相环的混频及分频实现锁相环参考信号的细步进;通过参考频率和鉴相频率的变化实现锁相环输出信号的小步进变化;弥补了传统DDS激励锁相环的频率合成方式难以实现小型化的缺点;通过锁相后的倍频及分频实现Ka波段的宽带覆盖;分析了方案及设计中的技术难点,...     

小步进频率合成器的设计

回顾了三种基本的小步进频率合成器设计方法的优缺点。介绍了一种特殊的小步进频率合成器的设计方法，即采用两个大步进频率的单环锁相电路混频，两者步进频率的差较小为r，就能获得输出为小步进频率(为r)的合成器，并给出了相应的理论依据和计算。只要合理设置频率，规避互调分量的影响，就能使合成信号保持大步进频率单环锁相电路较低相位噪声、较短跳频时间和较低杂散信号的特性，而且合成原理简单，几乎不需要电路调试。     

基于DDS的快速频率源的研制

介绍了一种高性能直接数字合成（DDS）芯片的工作原理及特点,并给出了基于DDS设计快速频率源的方案,该频率源具有低相噪、低杂散、细步进、高速频率切换的特点。     

一种基于双环小数分频锁相的低杂散频综设计

为解决传统单环小数分频锁相电路存在的整数边界杂散的问题,该文设计了一种基于双环小数分频锁相的电路结构。设置两级锁相环,通过前级锁相环产生可变参考信号,进入后级小数锁相环进行频率合成,实现了宽带小步进、低杂散频综的设计,电路结构简单,可靠性高;同时也提高了宽带频率合成器在细步进模式下的杂散抑制能力,是一种实现宽带细步进频率合成的好方法。     

基于DDS驱动PLL结构的宽带频率合成器设计

结合数字式频率合成器(DDS)和集成锁相环(PLL)各自的优点,研制并设计了以DDS芯片AD9954和集成锁相芯片ADF4113构成的高分辨率、低杂散、宽频段频率合成器,并对该频率合成器进行了分析和仿真,从仿真和测试结果看,该频率合成器达到了设计目标.该频率合成器的输出频率范围为594～999 MHz,频率步进为5 Hz,相位噪声为-91 dBc/Hz@10 kHz,杂散优于-73 dBc,频率转换速度为520 μs.