SRAM-FPGA抗单粒子翻转方法和预估

为解决卫星通信系统中赛灵思公司的静态随机存储器型现场可编程门阵列(Xilinx SRAMFPGA)单粒子翻转问题,提出了一种占用硬件资源少,可靠度高的抗单粒子方法．该方法使用爱特公司的现场可编程门阵列作为检测芯片,可编程只读存储器芯片存储屏蔽位文件,通过联合测试工作组模式回读Xilinx FPGA配置文件并进行校验,发现出错则重新加载配置文件,消除单粒子翻转影响．该方法已成功在轨应用于某卫星通信系统．为计算卫星通信系统的可靠度,提出使用品质因数方法预估静态随机存储器型现场可编程门阵列单粒子翻转率,并与在轨实测数据进行比较,证明使用该方法的正确性,同时计算出实际飞行轨道的单粒子翻转率系数,为其他静态随机存储器型现场可编程门阵列、存储器等芯片的单粒子翻转率预估提供数据支撑,为我国卫星通信系统可靠性研究与设计提供参考．     

基于COTS的空间信息处理平台抗辐射关键技术研究

针对空间辐射环境下的单粒子效应,研究了基于FPGA的抗SEU多级容错机制的关键技术,并设计芯片、板级两级监测的抗SEL保护电路;通过在嵌入式空间信息处理平台原型系统中的验证实验,结果表明:设计合理,且有效地提高了系统的抗辐射能力。     

短波低信噪比OFDM猝发通信系统同步算法

为解决低信噪比下短波正交频分复用（OFDM）系统信号的捕获,提出了一种采用CAZAC序列设计导频符号的基于谱分析的同步算法。首先通过时域、频域2维联合估计来实现信号的快速捕获,同时根据信号谱函数的最大峰值位置来确定整数频偏,然后利用相邻导频符号的相位差来精确估计小数频偏。最后,进行了算法仿真和现场可编程门阵列（FPGA）上的硬件实现及在线实时验证研究,结果表明,该同步方案在低信噪比条件下具有很好的同步性能,可以作为一个完整OFDM基带处理器的子模块实时、连续地对信号进行处理。     

EDA技术在电子设计中的应用

电子设计自动化（EDA）的产生给电子设计领域带来一个全新的理念,它是电子设计发展的必然趋势,文中简要的介绍EDA技术的发展与特点,讨论了EDA进行电子设计的一般方法、常用工具、实现器件及注意事项,最后给出了一个设计实例。     

主动队列管理算法的现场可编程门阵列硬件实现方案

提出了主动队列管理(AQM)算法的现场可编程门阵列(FPGA)硬件实现方案,以提高算法的执行速度和实时性,降低路由器的资源占用。编写了串口通信程序来实现FPGA与软路由器(IPCop)的数据传输,并将该实现方案应用于随机早期检验(RED)算法。实验结果表明,在硬件层面上实现了FPGA与路由器的通用通信接口以及RED算法快速、有效的拥塞控制功能,为FPGA实现其他AQM算法提供了一种有效可行的方案。     

Optimized Implementation for Wave Digital Filter Based Circuit Emulation on FPGA

A binary tree representation is designed in this paper for optimization of wave digital filter (WDF) implementation. To achieve this, an equivalent WDF model of the original circuit is converted into abinary tree representation at first. This WDF binary tree can then be transformed to several topologies with the same implication, since the WDF adaptors have a symmetrical behavior on their ports. Because the WDF implementation is related to field programmable gate array (FPGA) resource usage and the cycle time of emulation,choosing a proper binary tree topology for WDF implementation can help balance the complexity and performance quality of an emulation system. Both WDF-FPGA emulation and HSpice simulation on the same circuit are tested. There is no significant difference between these two simulations. However, in terms of time consumption, the WDF-FPGA emulation has an advantage over the other. Our experiment also demonstrates that the optimized WDF-FPGA emulation has an acceptable accuracy and feasibility.     

一种高度并行的卷积神经网络加速器设计方法

为实现卷积神经网络数据的高度并行传输与计算,生成高效的硬件加速器设计方案,提出了一种基于数据对齐并行处理、多卷积核并行计算的硬件架构设计和探索方法. 该方法首先根据输入图像尺寸对数据进行对齐预处理,实现数据层面的高度并行传输与计算,以提高加速器的数据传输和计算速度,并适应多种尺寸的输入图像;采用多卷积核并行计算方法,使不同的卷积核可同时对输入图片进行卷积,以实现卷积核层面的并行计算;基于该方法建立硬件资源与性能的数学模型,通过数值求解,获得性能与资源协同优化的高效卷积神经网络硬件架构方案. 实验结果表明: 所提出的方法,在Xilinx Zynq XC7Z045上实现的基于16位定点数的SSD网络(single shot multibox detector network)模型在175 MHz的时钟频率下,吞吐量可以达到44.59帧/s,整板功耗为9.72 W,能效为31.54 GOP/(s·W);与实现同一网络的中央处理器(CPU)和图形处理器(GPU)相比,功耗分别降低85.1%与93.9%;与现有的其他卷积神经网络硬件加速器设计相比,能效提升20%~60%,更适用于低功耗嵌入式应用场合.     

Highly efficient VLSI architecture for DWT with low-storage implementation

With the gradual increase in image resolution of the spacecraft camera, it is highly required to figure out the problem how to process a huge amount of image data on board at a high speed. As a solution, the CCSDS proposes a space-oriented image-coding standard. For the sake of high image-coding performance, it adopts wavelet transformation as a method of image data transformation. However, wavelet transformation contains multi-level data processing, which causes more computational time consumption and more memory utilization. In order to solve this problem, we propose a highly efficient VLSI architecture for DWT with low-storage. By revising the traditional lifting structure and employing time-multiplex data processing strategy to perform the second and third level of wavelet transformation by the same logic module, the usage of logic resource is reduced with no sacrifice on speed.Using a small amount of on-chip memory instead of off-chip memory to save certain parts of DWT coefficients and sending the coefficients in a specific sequence to entropy coder timely, the off-chip memory for storage of DWT coefficients is no longer required. The proposed VLSI architecture of DWT is already implemented on the Xilinx FPGA XC4VSX55, which can achieve a high performance, in terms of data throughput, reaching 95.91MPixels/s.     

基于FPGA的SER/DES在量子密码通讯中的应用

在远距离量子密钥分发(QKD)系统中,使用基于场可编程门阵列(FPGA,field programmable gatearray)的串行器/解串器(SER/DES,serializer/deserializer)技术完成了500 Mbit/s的量子传输速率,利用低频(2 MHz)的同步信号完成对发射方和接收方的同步。根据QKD实验的需要,完成了信号甄别、伪随机数产生器、时间同步和数据编码等功能,成功搭建了基于诱骗态的远距离QKD系统。     

基于ARM和DSP的可重构数控系统

针对柔性化制造的要求,构建了以ARM、DSP为基础的数控系统平台。该平台集成度高、稳定性强,能实现生产过程的高速度、高精度要求;同时巧妙利用SRAM解决了现场可编程门阵列(FPGA)动态重构中的重建时隙问题,实现了基于FOGA的可重构设计,提高了系统的柔性。在硬件基础上引入嵌入式实时操作系统RT-Linux,采用层次化软件设计,提高了数控系统运行的稳定性和任务调度的实时性。试验结果证明该方案是可行的。