硅外延层电阻率测量值一致性研究

外延层电阻率是外延片的重要特征参数之一。如何准确地测量外延层电阻率，以满足器件研制的需要，是检测人员所关注的一个重要课题，对目前常用的几种外延层电阻率测量方法进行了比较，指出了其各自的优缺点，讨论了测量中存在的问题，针对这些问题，采取了相应的措施，试验和分析结果表明，几种测试 方法的结果获得了相当好的一致性，测量相对误差可控制在５％以内，能够满足现有器件对外延片电阻率精度的要求。     

p型硅外延层电阻率的控制

计算表明，ｐ型硅外延层的电阻率对其生长速度和生长温度的变化都是十分敏感的。为了保证ｐ型硅外延片的电阻率具有良好的可控性和重现性，除了充分抑制重掺硼衬底的自掺杂作用外，还需十分严格地控制硅外延片的生长温度和速度。     

三,四探针测试双极电路外延层电阻率的分析

在双极电路生产中,总希望在正片上较为准确地测定外延层的电阻率.一般说来,三探针测试适用于N/N~+、P/P~+型结构的外延层的电阻率的测试;四探针适用于N/P型结构的外延层的电阻率测试.双极电路所使用的外延片,在外延之前已作有局部埋层,这就不能完好地满足三、四探针的测试条件,如果用三、四探针测试这类外延片的电阻率,总会产生不同程度的误差.     

用高频电容法测量P／P外延层电阻率

高频电容法是测量P／P~+外延层电阻率的一种简单易行的新方法。这种方法，直接利用同质均匀掺杂外延层电阻率ρ与空间电荷电容Cs（势垒电容）平万的倒数关系，通过测量势垒电容Cs，直接得到P／P~+外延层的电阻率ρ。从而实现对P／P~+外延片的生产第艺过程，进行监控测试。这种方法，不但测试过程简单，而且，不损伤外延层。它既可以在国外仪器上完成，又可以在国内仪器上完成，适用于我国一般IC单位。在国外仪器上，测量范围为2．20×10~(－4)Ω·cm～1．95×10~5Ω·cm，测量误差为±0．02％：在国内仪器上，电阻率测量范围为1．0×10~(－3)Ω·cm～1．0×10~5Ω·cm，测量误差为±2％。     

外延层电阻率四探针与C－V测试的差异及校正

采用四探针与C－V两种测试仪器，对同一参数的外延片电阻率进行测试，测试结果表明，用四探测针试外延陪片和C－V测试处延片，测得的外延电阻率存在差异。分析造成差异的原因，得出了符合要求的校正系数。     

积分C—V法测量杂质纵向分布均匀的硅外延层电阻率

本文提出了积分Ｃ－Ｖ法，它适用于杂质纵向分布均匀的外延层电阻率的测量。该方法简便。在上述外延层上，微分Ｃ－Ｖ法、Ｃ－Ｖ法和本法－积分Ｃ－Ｖ，实验结果三方法吻合良好。     

欧姆接触电阻率的精确测量方法

分析了一般测量接触电阻率的TLM模型以及“端电阻”修正模型的缺点,提出了一种新的接触电阻率的测试方法。此方法模型精确,常规测试条件下容易得到误差小于1%的相关测试量的值,使接触电阻率的测试误差小于5%。     

接触电阻率测量方法的研究

对于金属-半导体欧姆接触,本文介绍了两种接触电阻率的测量方法:两直径法和回归分析法,测量结果较准确.对同一样品,用多种方法测显,比较其结果并对各种测量方法进行了评述.     

高压VDMOS用外延片的外延参数设计

通过理论计算,对VDMOS器件的外延层厚度和掺杂浓度进行了优化设计,探讨用于VDMOS的外延工艺,讨论了外延层厚度和过渡区的测试方法,提出了有效外延层厚度是影响击穿电压的最关键参数,应用此参数监控外延工艺,提高了片内及批次间的击穿电压一致性.特别通过对600 V的VDMOS外延参数及其器件结果分析得出,用此参数来调整中间和边缘厚度及不同外延设备之间的参数,使同种参数下有效外延层厚度保持相当,则可以大大减少离散性和设备间变差.     

三探针测试硅外延片中雪崩击穿时耗尽层宽度的面接触模型

本文分析了三探针测试硅外延片中雪崩击穿时耗尽层宽度的面接触模型,理论和实验结果吻合。     

低阻p型衬底上高阻厚层n型外延

介绍了高阻厚层反型外延片的一种实用生产技术，即在PE-2061S外延设备上，采取特殊的工艺控制在电阻率小于0.02Ω·cm的p型低阻衬底上实现了高阻厚层n型外延生长，外延层电阻率大于40Ω·cm，厚度大于100μm. 研究表明：该外延材料完全可以满足IGBT器件制作的需要.     

HgCdTe薄片中表面电阻的变化对其总电阻的影响

讨论了 HgCdTe 薄片当其厚度在20μm 左右时,表面与体内导电性质不同所出现的ρ-T 关系曲线,并与正常情况下的ρ-T 关系曲线比较。解释了某些 HgCdTe 薄片电阻率反常的原因。     

薄层厚度的同态处理测量法

对于薄层厚度的测量，在工程及科学研究中均有十分广泛的应用。本文针对精确测量薄层厚度的要求。提出了一种新的同态信号处理方法。这种方法的基本原理是对被测信号的能量谱的对数导数进行傅里叶反变换，得出其在时域的包络，从包络中得出其所需的时间延迟信息，从而得到薄层的厚度。与其他测量厚度的信号处理技术相比，其精度和测量的厚度极限及抗干扰性能均有很大提高，显示了很好的发展前景。     

用于功率器件的P型厚高阻外延片

本文论述在常压ＣＶＤ硅外延系统中，通过ｅ＿ｑＰ＝Ｂ－Ａ／Ｔ，分别计算出ＳｉＨ－Ｃｌ＿３、ＰＣｌ＿３和ＢＣｌ＿３的Ａ和Ｂ二常数值。采用低温深冷工艺，进一步提高硅源的纯度，通过控制ＳｉＨＣｌ＿３的蒸汽压，在晶向为（１１１）和（１００），掺硼电阻率（４～８）×１０￣（－３）Ω·ｃｍ的抛光衬底硅片上，生长出外延层电阻率为３５０Ω·ｃｍ（杂质浓度３．５×１０￣（１３）／ｃｍ￣３），外延层厚度达１２０μｍ的ｐ／ｐ￣＋／硅外延片，制成器件的击穿电压可达１０００Ｖ。     

200 mm Trench MOSFET管用硅外延电阻率管控

200 mm重掺As衬底的MOSFET外延片在后续芯片制程中,由于还需要经历高温环节(大于1100℃),因此衬底中As的自掺杂效应将再次出现,从而使外延片边缘区域的电阻率降低明显。在外延过程中,需要将外延片边缘区域的电阻率有意控制略高于中心区域。在控制过程中通过引入Offset(差值)的管理方法,确保外延层边缘3 mm区域与中心区域的偏差减小,从而实现片内管芯之间性能一致。     

原子尺寸点接触中的电子输运性质

用二维－准－维－二维（2D－准1D－2D）模型，描述扫描隧道显微镜（STM）探头刺入金属单晶体表面再回拉而形成的探头与金属间的点接触，研究其电子输运性质。利用传输矩阵方法求解薛定谔方程，得出了以2e2／h为单位的鼻子化电导。对电导随收缩区的收缩量和延伸量的变化规律进行了研究。     

GaAs pHEMT外延层转移技术研究

<正>随着化合物半导体技术日益成熟,利用晶体管级异构集成技术在同一芯片内实现Si CMOS与化合物半导体的集成以获得最佳的电路/系统性能,既是技术发展的内在需求也是后摩尔时代的必然趋势。南京电子器件研究所开展了基于外延层转移技术的晶体管级异构集成方面的研究,在国内首次将1.5|im厚的76.2 mm(3英寸)GaAs pHEMT外延层薄膜完整地剥离并转移到Si衬底上(如图1所示),     

过渡层和界面电荷对金属硅化物/硅肖特基接触特性的影响

针对金属硅化物／硅接触存在过渡层，提出了分析这种结构的肖特基接触特性的模型；讨论了过渡层厚度、界面电行及有关参数的影响，分析了不同退火条件下PtSi／Si肖特基二极管的特性。