一个快速高效进行布线拥挤优化的总体布线器

设计实现了一个高效的线长模式下基于多处理机的并行总体布线器.通过对非时延驱动模式下串、并行算法的总运行时间和求解时间的比较,表明该并行算法能够在保证求解质量无明显变化的前提下大大加快总体布线算法的求解速度.同时,也提出了基于分布式体系结构的并行总体布线算法.     

基于模式布线和A-Star搜索的总体布线

总体布线是超大规模集成电路布线流程中非常重要的一环,其布线结果的质量直接会影响到后续的详细布线。本文提出了一种基于模式布线和A-Star搜索的总体布线算法。该算法首先对线网进行二维投影,使用FLUTE分解得到所有多引脚线网的直角斯坦纳最小树,再使用三维模式布线快速得到初始解,随后在三维网格上进行基于A-Star搜索和拥塞协商的拆线重布迭代。实验结果表明,本文所述总体布线方法可以在较短的运行时间内,最小化溢出值,得到高质量的总体布线结果。     

一种带权动态调整的总体布线算法及其实现

本文对现有的总体布线方法及宏单元阵列总体布线问题进行了详细分析,提出了一种基于带权动态调整思想的适合于宏单元阵列一层半和双层版图模式的总体布线算法,其目标是合理地利用已确定的布线区域,使各线网均匀地分布在芯片上,获得尽可能高的布通率。     

VLSI版图设计中的一种优化总体布线方法

本文针对国际上已有的多种BBL总体布线方法进行了研究,提出了一种更有效的基于多子图定向合并生成的布线算法,并在国家重点工程“熊猫系统中实现.实验结果比较表明:我们的总体布线优化技术优于已有的BBL总体布线工具.     

SERR:基于模拟进化技术的性能驱动总体布线算法

本文结合ＢＢＬ布图模式，以提高整个芯片的时间性能为目标，提出了关于总体布线的基于模拟进化（ＳＥ）技术的拆线与重布线算法（简称为ＳＥＲＲ算法）．ＳＥＲＲ算法对传统的顺序布线算法进行了改进，运用概率准则选择线网进行拆除与重布，具有绕开局部优化点、得到全局优化解的能力．实验证明，ＳＥＲＲ算法能够较好地达到优化整个芯片的连线延时性能的目标     

基于混合图的总体布线调整

本文提出了一种基于混合图的总体布线调整方法。混合图是对表示布局的有向图进行一系列精确的顶点分解而产生的。用得到的图模型来表示总体布线信息,从而可以在总体布局优化的同时估计布线对芯片面积的影响,并对总体布线进行调整。由于总体布线是自动更新的,所以布局同时随着布线的调整和模块的移动而改进。本文还提出了多种瓶颈的概念和瓶颈间走线随模块旋转而变化的规律。最后给出的实验结果表明,这种算法在减小芯片面积上获得比较好的结果。     

基于数据场的总体布线拥挤度计算模型

现有的拥挤度评估方法都是基于布线边的当前使用量和历史使用量,无法评估布线边周围布线资源使用情况对拥挤度的影响.提出了一种数据场拥挤度建模方法,根据数据场中势能和场强分布情况,对布线边所在区域拥挤度和布线边周围不同方向的拥挤度差异进行计算,给出了基于数据场拥挤度模型的布线代价计算方法,并应用于模式布线算法和迷宫布线算法的改进.实验结果表明,该方法能够有效降低布线拥挤度.     

考虑拥挤度和性能的全芯片可控布线系统框架

提出一个全新的全芯片可控布线系统框架,同时考虑布线拥挤度和芯片性能.为了在总体布线和详细布线之间架起桥梁,该框架把总体布线和详细布线集成起来,交互进行,每完成一个线网的布线,都及时对布线资源进行更新,由此可以得到精确的资源估计结果,有利于指导后续总体布线决策.该系统框架的主要特征包括快速的基于模式的和基于外框约束下最短路算法的总体布线器、基于迷宫算法的拥挤度驱动的详细布线器以及在两个布线器之间很好的交互性.在该布线系统框架中,为了优化电路性能,在布线中关键线网被赋予更高的优先级.同时,为了优化不同的布线目标,可以采用不同的线网排序策略.该布线系统框架在一套公用的测试电路上完成测试,并与之前提出的多级布线系统框架进行比较,实验结果表明,文中提出的布线系统框架在电路性能、布通率和运行时间方面都取得了很大改进.     

CEE-Gr:一个在多约束下进行性能优化的总体布线器

提出了一个在多约束下进行性能优化的总体布线算法.研究了在总体布线阶段同时进行RLC耦合噪声(串扰)、时延性能和布线拥挤优化的问题.根据所提出的算法思想已实现了相应的总体布线器:CEE-Gr.并对所实现的总体布线器CEE-Gr进行了MCNC电路例子的测试,得到令人满意的结果.     

CEE-Gr:一个在多约束下进行性能优化的总体布线器

提出了一个在多约束下进行性能优化的总体布线算法 .研究了在总体布线阶段同时进行 RL C耦合噪声 (串扰 )、时延性能和布线拥挤优化的问题 .根据所提出的算法思想已实现了相应的总体布线器 :CEE- Gr.并对所实现的总体布线器 CEE- Gr进行了 MCNC电路例子的测试 ,得到令人满意的结果.     

Crosstalk and Wire Length Reduction in the Non-Manhattan Channel Routing

With the recent advances in VLSI fabrication technology, the device sizes have shrunk blow 0.1 μm. Due to the scaling down of device geometry in deep-submicron technologies, the crosstalk between adjacent nets has become a major concern in high performance VLSI circuit design. Increased crosstalk can cause signal delays, logic hazards, and even malfunctioning of circuits, and thus controlling the level of crosstalk in a chip has become an important task for IC designers. It’s well known …     

超大规模集成电路无网格布线算法研究

本文提出一种高性能超大规模集成电路无网格布线算法，对于给定的布线平面，算法首先生成该布线平面的非均匀网格图，然后以绕障长度为布线参数，采用优化迷宫算法完成具体的布线过程。算法保证能够找到存在的最短布线路径，并能进行变线宽、变线距布线，布线速度很快，效果很好。     

合理偏差驱动的时钟线网构造及优化

提出了一种新的时钟布线算法 ,它综合了 top- down和 bottom- up两种时钟树拓扑产生方法 ,以最小时钟延时和总线长为目标 ,并把合理偏差应用到时钟树的构造中 .电路测试结果证明 ,与零偏差算法比较 ,该算法有效地减小了时钟树的总体线长 ,并且优化了时钟树的性能     

基于形状的朝向目标布线算法

在传统布线算法的基础上,本文提出了一种无网格布线算法——基于形状的朝向目标线探索法.该布线算法主要针对障碍物外形尺寸多样,已布连线线宽及线间距离可变的布线情况,尤其适用于印刷电路板及集成电路的布线,该算法的基本要素是障碍物的包容矩形和带有预定终点的探索线,且所需存储空间小、布线速度快、布线路径短,具有良好的布线效果.     

一种非零偏差时钟网布线算法

特定的非零偏差时钟网比零偏差时钟网更具优势,它有助于提高时钟频率、降低偏差的敏感度.文章提出了一种新的非零偏差时钟树布线算法,它结合时钟节点延时和时钟汇点位置,得到一个最大节点延时次序合并策略,使时钟树连线长度变小.实验结果显示,这种算法与典型的最邻近选择合并策略相比较,可以减少20%～30%的总连线长度.     

结合改进A*算法与拆线重布的有序逃逸布线

逃逸布线是印刷电路板设计的一个重要组成部分.针对并行逃逸布线的方法用于较大规模电路板布线时速度慢且结果不够好的问题,该文提出一种结合改进A*算法与拆线重布的有序逃逸布线方法.首先,通过代价预估函数确定引脚的布线顺序,使用改进A*算法初始化有序逃逸布线.接着,优化同长度布线路径,调整拥挤区域布线路径.最后,使用A*算法和...     

带偏差约束的时钟线网的拓扑构造和优化

提出了一种新的拓扑构造和优化方法,综合考虑了几种拓扑构造方法的优点,总体考虑偏差约束,局部进行线长优化.实验结果表明,它可以有效控制节点之间的偏差,同时保证减小时钟布线树的整体线长.     

基于Ka/Ku相控阵天线的空基自组网协议设计

针对空基自组织网络的大容量通信需求,首先提出了基于频分复用的定向MAC协议,在邻居发现过程中将测距算法与多维尺度变换定位算法相结合得到每个节点的相对位置,并设计了双预约资源分配算法,完成定向数据传输;然后提出了定向路由协议,解决了次佳路由问题和路由应答风暴,并加入相邻搜索、链路质量评估和备用路由,降低了协议开销。空基自组网基于Ka/Ku相控阵天线的定向传播特性以及Ka/Ku频段频谱资源丰富的特点,使用频分复用、空分复用技术实现多个信道的高速并行传输,从而极大地提高网络的吞吐量。     

一种层次式加载BUFFER的时钟网布线

多级时钟树构造是解决时钟布线问题的关键。本文提出一种新的层次式布线策略,它将拓扑生成,绕障碍ＤＭＥ及ＢＵＦＦＥＲ定位同时进行考虑,避免了布线的盲目性,减少了后处理工作。首先,对时钟汇点进行层次式均匀划分,在各个局域区域同时进行时钟子树的拓扑生成和ＤＭＥ嵌入;