深亚微米SoC芯片物理设计中基于串扰的时序收敛方法

当芯片设计进入深亚微米，串扰效应引起大量的设计违规，尤其是对时序收敛产生很大的影响。实际上串扰对电路时序性能的影响非常难估计，它不仅取决于电路互联拓扑，而且还取决于连线上信号的动态特征。文章从串扰延时的产生原因开始分析，并提出了在O．18μm及以下工艺条件下对串扰延时进行预防．分析和修复的时序收敛方法。     

基于65nm工艺数字IC物理设计中信号串扰的预防

数字集成电路的不断发展和制造工艺的不断进步,使得物理设计面临着越来越多的挑战.特征尺寸的减小,使得后端设计过程中解决信号完整性问题是越来越重要.互连线间的串扰就是其中的一个,所以在后端设计的流程中,对串扰的预防作用也显得尤为重要.本文就TSMC 65nm工艺下,根据具体的设计模块,探索物理设计流程中如何才能更好的预防串扰对芯片时序的影响.     

一个H.264解码芯片的串扰问题分析研究

信号完整性问题已经成为当前深亚微米工艺ASIC设计过程面，临的巨大挑战。本文以一个H．264解码芯片设计中的串扰分析过程为例，讨论了信号完整性分析过程中的主要问题及应对策略。文章首先介绍了串扰产生的原因，然后分析了串扰的几种情况及对电路的影响，接着对为如何防止串扰以达到快速时序收敛提出了几种策略，最后以一个H．264解码芯片的串扰分析及修复为例讨论了这些策略在实际芯片设计中的应用。     

130m串扰延迟的处理技术

在当今的深亚微米设计中，诸如串扰延迟等信号完整性效应可能导致无穷尽的信号损害，对时序收敛造成的负面影响。然而，你可以通过串扰延迟预防、分析和修复方法，来应对这种挑战。在采用这三种方法时，Freescale公司利用诸如MPC5554型32位嵌入式控制器之类的IC，     

Synopsys推出Galaxy设计平台并开放Milkway数据库

目前，先进的IC设计面临着以下四大挑战：时序收敛问题，信号完整性问题，复杂IC设计的管理问题，以及制造的收敛问题。应用多个单独设计工具将会引发相互间的矛盾，因此，业界亟需整合型的设计工具解决方案。设计师在进行IC设计时要进行时序分析工作，这包括逻辑综合、设计规划、物理综合、布局布线以及参数的提取。对0.18mm以下的设计，时序问题非常重要。在0.13mm以下时，由于要考虑信号串扰的影响，若有问题，则需及时进行修复，故信号完整性问题必须注意；在此特征尺寸下的设计中，数据传输变得复杂起来，因此一个统一的数据库对工…     

电路设计中的信号完整性分析和研究

随着半导体技术的不断发展,集成电路工作频率的提高,信号完整性问题变得无处不在,对电路稳定性影响巨大。文章详细阐述了信号完整性问题的三个部分:反射、串扰和电源系统完整性产生原理,并总结出了相应的设计规则。对传输线反射、串扰问题产生机理和减小反射、串扰设计方法进行了仿真。结果表明在高速电路设计中采用基于信号完整性的规则是可行的,也是必要的。     

130nm串扰延迟的处理技术

在当今的深亚微米设计中,诸如串扰延迟等信号完整性效应可能导致无穷尽的信号损害,对时序收敛造成负面影响.然而,你可以通过串扰延迟预防、分析和修复方法,来应对这种挑战.在采用这三种方法时,Freescale公司利用诸如MPC5554型32位嵌入式控制器之类的IC,迅速实现了130mSOC(单片系统)设计的时序收敛.这种器件基于符合PowerPC Book E的e500芯核,拟应用于需要复杂实时控制的应用系统,如先进的汽车传动系统.图1简要示出了这种SOC设计所集成的主要外围设备.     

WCDMA频谱监测平台中串扰分析及仿真研究

针对高速数字系统的信号完整性问题,以WCDMA频谱监测平台的设计为例,分析了串扰的产生机理和对信号完整性的影响,给出感性串扰与容性串扰的分析公式,在此基础上采用HyperLynx仿真工具对串扰进行了仿真,仿真结果表明：串扰的大小与影响串扰相关因素有关。根据不同仿真条件下的仿真结果归纳出几种减小串扰的方法,为实际的电路设计和PCB制作提供了理论依据。     

基于有限元方法的ARM11核心板信号完整性分析

ARM11核心板属于高速电路板,在设计中分析信号完整性问题是不可避免的。借助基于有限元方法的AnsoftSIwave仿真软件对ARM11核心板的关键信号线进行反射和串扰的仿真,使反射产生的过冲幅值和串扰幅值分别控制在驱动电压的10%和5%以内。在采取抑制措施后,过冲幅值从897 mV降至90 mV,串扰幅值从462 mV降至78 mV。仿真结果表明:反射和串扰对信号的影响明显减小,有限元数值计算方法能有效地解决高速电路板的信号完整性问题。     

超深亚微米工艺下预防串扰方法

随着工艺特征尺寸的不断缩小,芯片的信号完整性问题逐渐恶化。根据超深亚微米(ultra-deep submicron,UDSM)工艺特性,阐述了串扰噪声和同步开关噪声(Simultaneous Switch Noise,SSN)的产生机理以及对芯片信号完整性的影响,并且分析了走线密度、时钟频率和供电布局等与这2类噪声强度相关的主要因素,进而得出了在集成电路版图设计早期,有效预防和抑制信号完整性问题的一系列方法。     

18μm CMOS工艺条件下的信号完整性分析

通过模拟分析了0.18μm CMOS工艺条件下的信号完整性问题.在进行串扰延迟和噪声分析中发现了一些规律,这些规律对以后的设计有一定的指导意义.     

芯片设计中串扰噪声的分析与改善

集成电路设计进入了超深亚微米领域,金属层增加,线宽减小,使电路的性能和密度都得到了很大的提高,但也引入了愈来愈严重的互连线效应,并最终引发了信号完整性问题.在这其中,串扰噪声是一个关键的问题.本文探讨了噪声产生机制并进行定量分析,结合作者实际设计阐述该问题的解决方法.     

平行传输线间串扰的仿真及分析

在高速电路设计中,信号完整性问题越来越突出,已经成为高速电路设计师不可避免的问题。该文重点研究了平行传输线间的串扰问题,通过信号完整性分析软件Hyperlynx建立了三线串扰模型并进行仿真分析,最后提出高速PCB设计中减小串扰噪声的策略。     

数字锁相环的电源噪声灵敏度分析

通过建立电源噪声影响I/O信号抖动的方法学,从而打破狭义电源完整性纯粹追求低噪声的设计思路,佐证了电源噪声灵敏度这一概念。搭建锁相环模型仿真绘制出灵敏度曲线,并通过分析,得到不同频率噪声存在互调的结论,对高速串行链路接口设计具有一定指导性意义。     

静态串扰噪声识别算法

传统的静态串扰噪声识别算法只验证耦合电容和噪声幅值信息,没有考虑噪声宽度对电路逻辑功能的影响,所以给出的结果过于保守,导致设计收敛的时间被延长。文章在传统算法的基础上增加了噪声宽度这一识别指标,克服了以往算法结果过于保守的缺点。实验表明,通过验证噪声幅值和宽度指标,算法准确地识别出对电路逻辑功能产生影响的静态串扰噪声,为IC设计的后端优化提供了准确信息。     

Simultaneous Shield and Buffer Insertion for Crosstalk Noise Reduction in Global Routing

As VLSI technologies scale down, interconnect performance is greatly affected by crosstalk noise due to the decreasing wire separation and increased wire aspect ratio, and crosstalk has become a major bottleneck for design closure. The effectiveness of traditional buffering and spacing techniques for noise reduction is constrained by the limited available resources on chip. In this paper, we present a method for incorporating crosstalk reduction criteria into global routing under a broad power supply network paradigm. This method utilizes power/ground wires as shields between signal wires to reduce capacitive coupling, while considering the constraints imposed by limited routing and buffering resources. An iterative procedure is employed to route signal wires, assign supply shields, and insert buffers so that both buffer/routing capacity and signal integrity goals are met. In each iteration, shield assignment and buffer insertion are considered simultaneously via a dynamic programming-like approach. Our noise calculations are based on Devgan's metric, and our work demonstrates, for the first time, that this metric shows good fidelity on average. An effective noise margin inflation technique is also proposed to compensate for the pessimism of Devgan's metric. Experimental results on testcases with up to about 10000 nets point towards an asymptotic runtime that increases linearly with the number of nets. Our algorithm achieves noise reduction improvements of up to 53% and 28%, respectively, compared to methods considering only buffer insertion or only shield insertion after buffer planning.     

一种基于0.18μm的同步开关输出噪声模型和仿真方法

0．18μm下,同步开关输出噪声是影响信号完整性的主要噪声之一,较大的噪声有可能导致数字系统中元件的误动。本文首先简要介绍了同步开关输出噪声的产生和特点,然后给出了一种建立仿真模型和仿真的方法,这种方法快速简便而且结果精确。最后根据仿真的结果得到了一些减小同步开关输出噪声的方案。     

WDM光网络功率管理的数值模拟

本文提出了一种新的WDM光网络功率管理方案,即同时考虑同频串扰和自发辐射噪声的总功率。给出了方案的数学模型,并进行了仿真计算。结果表明,同频串扰对WDM光网络的规模和光信号的质量有着重要的影响。对于使用机械光开关的WDM关网,串扰对系统的影响程度主要取决于解复用器的隔离度。对串扰较小的网络,提高输出EDFA的增益和监测点光功率设定值会提高光信号质量。