基于Innovus的低功耗物理设计

为了减少芯片功耗,可靠的低功耗物理设计必不可少。基于新一代布局布线工具Innovus,分四个部分阐述了新的低功耗物理设计流程。这些内容包括:基于低功耗的物理库设计;低功耗布局和优化、基于输入向量的功耗优化;低功耗时钟树协同设计CCOPT(clock concurrent optimization);时钟树后低功耗优化。Innovus作为Cadence全新的布局布线工具,提供基于Giga Opt引擎的功耗驱动优化和高级时钟树协同优化(CCOPT)等方法,有效帮助设计者实现低功耗芯片设计。全新的低功耗物理设计可改善芯片数字逻辑15%功耗。     

VLSI的门级低功耗设计优化技术

低功耗设计已成为微电子领域的难点和热点。由于门级低功耗设计可以得到较好的精度和效率而被广泛的研究和应用。低功耗设计包括功耗估算和功耗优化。本文基于CMOS功耗计算模型 ,对各种门级低功耗设计方法进行了阐述和分析。     

手持式RFID读写器的低功耗设计与测试

为满足手持式RFID读写器的低功耗要求,提出了一种在低功耗硬件的基础上,通过软件调节系统的工作时钟频率和管理系统的工作模式来降低读写器系统功耗的设计方法.并为测试系统的功耗设计了相应的测试软件.测试结果表明,该低功耗设计方法可有效地降低系统的功耗.     

一种支持SIMD指令的低功耗分裂式ALU设计

在面向多媒体运算的高性能、低功耗DSP芯片MD32设计中，支持SIMD指令的分裂式、低功耗ALU设计是实现其没计目标的重要环节。该文提出了利用基于资源共享的设计思想，以超前进位加法器(Catry Look-ahead Adder)为核心构造数据处理单元，完成算术以及逻辑运算，减少了ALU模块的面积，同时均衡了不同数据通路长度，并且采用先进行数据选择，而后进行数据处理的设计原则，降低不使用模块的活动度，减少了功耗。根据Design Power分析其综合后门级实现结果，芯片面积可减少8％，功耗可减少51％。     

中小尺寸液晶屏图形显示控制芯片的低功耗设计

在VLSI设计中，低功耗的要求已经变得越来越重要。低功耗设计可以在不同的设计层次考虑．采用低功耗技术的层次越高，对功耗的改善越显著。本文针对一款中小尺寸液晶屏图形显示控制芯片的设计，提出了一种有效的低功耗设计方案。通过功耗分析比较表明．该设计方案极大的改善了这款芯片的功耗特性。     

NoC低功耗技术研究综述

当前在高性能SoC设计中,功耗约束已成为NoC设计所面临的重要问题。本文着重阐述了NoC低功耗优化技术的相关内容,在分析现有NoC模拟器和功耗模型的基础上,从物理逻辑设计、软件编译优化、网络拓扑结构低功耗映射等方面评述了当前NoC低功耗关键技术。最后,对未来NoC低功耗技术研究的方向做出了预测。     

一种低功耗可重构Cache的重构算法

随着半导体技术的发展,芯片上的功率密度也逐渐增大,这使得功耗问题在芯片设计时越来越受到人们的关注.片上Cache是处理器芯片中的主要功耗源之一,采用低功耗Cache可有效降低处理器整体功耗.对低功耗Cache设计进行了研究.介绍了当前低功耗Cache设计的主要方法和一种低功耗可重构的数据Cache的体系结构及相应的重构算法.给出了一种新的重构算法——LoW-High Boundary（LHB）算法.实验表明LHB算法在性能和功耗上均优于原算法.     

嵌入式GIS系统的低功耗设计

由于嵌入式GIS系统被广泛地应用于移动性较强的设备,因此功耗成了一项重要的技术指标.本文系统地描述了对嵌入式GIS系统进行低功耗设计的方法.本文将功耗分为硬件功耗和软件功耗,其中软件低功耗设计是个新的领域.本文采用按需转换处理器状态、优化编译器、按需分层调入GIS数据、优化关键算法和压缩栅格数据等方法从软件角度降低系统功耗.     

数字电路的功耗优化分析

功耗作为数字电路设计研究的要点,需要从技术角度出发,对各影响因素进行分析,运用低功耗技术对电路进行优化设计,提高电路性能。本文结合数字电路功耗特点,确定了电路低功耗设计方向,并重点分析了低功耗技术要点以及其在数字电路优化设计中的应用方式。     

基于库单元的低功耗设计

复杂IC的低功耗设计是成功设计的关键.在基于单元的设计中,通过改变驱动力、β值和晶体管宽度等参数可以实现减小功耗和面积的最优化设计.主要研究了逻辑图和版图设计阶段中的基于库单元的低功耗设计,并以实际例子详细说明了IC的功耗优化设计方法.     

多核、多线程处理器的低功耗设计技术研究

随着微处理器设计技术和半导体制造工艺的进步，芯片的规模和复杂度急剧增大，超高的功耗密度对系统稳定性造成很大影响，功耗壁垒已经成为提升微处理器性能的最大障碍。本文介绍了低功耗设计的基本原理、研究内容、设计方法，分析了CMP和SMT体系结构的功耗需求和特性，讨论了不同的功耗优化策略在两种体系结构下的适用程度以及对性能造成的影响。针对多核、多线程体系结构，着重从系统级、结构级和电路级等不同抽象层次对典型的功耗优化技术做了讨论。最后，展望了未来微处理器低功耗设计技术的发展趋势。     

基于WDDL和行波流水技术的抗功耗攻击高性能分组密码协处理器设计与实现

该文结合WDDL逻辑和行波流水技术,给出了分组密码协处理器的设计方法和设计流程.该设计流程实现简单,最大限度地利用了现有的成熟EDA工具.这种协处理器不仅能有效抗功耗攻击,而且具有运算性能高和功耗低的优势.文中以DES算法为例,给出了基于WDDL和行波流水技术的协处理器.实验结果表明,文中给出的分组密码协处理器设计方法以一定的芯片面积为代价获得了抗功耗攻击的能力,具有高运算性能和低功耗的优势.     

VLSI低功耗设计方法的研究

针对近年来VLSI 功耗问题越来越被关注,尤其是在电池供电的便携式设备中CMOS 电路的功耗问题尤为重 要。本文对VLSI 的低功耗设计方法进行了研究,首先对VLSI 作了简介,其次分析了VLSI 的功耗来源,最后就如何实现VLSI 开关功耗的低功耗设计,着重讨论了几项技术。本文对电子行业从业人员有一定的积极意义。     

An efficient circuit-level power reduction technique for ultralow power applications

Microsystem Technologies - This research work explores various circuit-level design techniques to identify the best technique suitable for low power circuit design. To establish a proper...     

Full custom low-power/high performance DDP-based Cobra-H64 cipher

This paper presents, for the first time, a full custom layout design for a Data Dependent Permutation (DDP)-Cobra H64-bit cipher, using pipelining techniques in the internal rounds blocks to increase the throughput of the design. As a result, the silicon area and the power dissipation are reduced too. The design achieves a small area by simplifying the complex design by simpler designs. Low power consumption is satisfied by using low power logic gates. The throughput ranges from 5.5 to 8.4 Gbps. Simulation results based on the layout level have confirmed the validity of the proposed technique, as well as have confirmed that low power, speed and performance can be optimized through design at the layout level.     

嵌入式MCU的SOC设计中的低功耗设计

以Motorola龙珠系列中MXL芯片为例介绍了嵌入式MCU SOC设计中的低功耗设计技术。从加工工艺、硬件设计和软件设计方面来 阐述其中的低功耗设计技术。     

Low power design of DCT and IDCT for low bit rate video codecs

This paper examines low power design techniques for discrete cosine transform (DCT) and inverse discrete cosine transform (IDCT) circuits applicable for low bit rate wireless video systems. The techniques include skipping DCT computation of low energy macroblocks, skipping IDCT computation of blocks with all coefficients equal to zero, using lower precision constant multipliers, gating the clock, and reducing transitions in the data path. The proposed DCT and IDCT circuits reduce power dissipation by, on average, 94% over baseline reference circuits.     

软件能耗优化技术研究进展

为了设计高性能低能耗的系统,需要从硬件设计和软件设计两个方面进行考虑,以取得性能和能耗的最佳权衡.研究利用软件技术降低系统能耗的问题,主要探讨系统开发阶段的低能耗软件优化与评估技术.优化技术包括指令级优化、算法级优化与软件体系结构优化3类,阐述在各类优化技术研究中面临的问题和当前的研究工作进展;深入讨论了低能耗软件优化的关键支撑技术——软件能耗估算,指出并分析面向处理器和面向全系统的软件能耗估算面临的主要问题和研究进展;最后展望进一步研究的主要问题和发展趋势.     

SoC设计中的时钟低功耗技术

针对时钟网络在SoC芯片中的作用和时钟网络自身的特点,研究并实现3种时钟低功耗技术,包括在系统级采用动态时钟管理技术动态地关断和配置芯片内各模块的时钟,在逻辑综合时基于功耗优化工具Power Compiler插入门控时钟单元,在时钟树综合时以时钟树规模为目标进行低功耗时钟树综合。在音视频解码芯片的设计中采用以上3种技术,结果表明其功耗优化效果明显。