高速异步FIFO设计

文章介绍了异步FIFO的整体结构、功能和工作原理以及具体的异步FIFO设计方法,分析并解决了数据在不同时钟域之间进行传输时产生的亚稳态问题,着重对判断空／满逻辑电路进行了分析设计。改善了传统需要增加状态位来判断空／满状态的设计方案,提出了一种新的空／满判断方法,同时还给出了部分异步FIFO设计的verilog源代码。最后提供了计算FIFO存储器字数目的相关公式,为FIFO存储器字的大小设计提供了参考。     

基于异步FIFO实现不同时钟域间数据传递的设计

数据流在不同时钟域间的传递一直是集成电路芯片设计中的一个重点问题。本文通过采用异步FIFO的方式给出了这个问题的一种解决方法，并采用Verilog硬件描述语言通过前仿真和逻辑综合完成设计。     

一种高性能的异步FIFO结构

针对现有FIFO设计方法的不足,本文提出一种新的异步FIFO结构——WG-FIFO,采用加权Gray码进行指针编码,采用实时状态检测器控制写/读操作.模拟结果表明,在FIFO深度为4~16的情况下,该结构与已有的FIFO结构相比在性能、面积开销以及写/读操作效率等方面都获得了明显的改善.特别地,当FIFO的深度为8、宽度为32时,相比B-FIFO,WG-FIFO的最高时钟频率提高31.6%,单元面积减少17.1%,且写/读效率最大能提高47%.     

一种低功耗异步FIFO存储器的设计

针对传统异步FIFO功耗较高的缺点,设计一种低功耗异步FIFO存储器。通过采用对异步读写指针的前两个状态位直接比较的方法,减少格雷码向二进制转换的电路,并增加门控时钟电路,从而大大降低了存储器的动态功耗。通过软件QuartusⅡ7.2对其进行功耗估算,功耗降低了8%。用ModelSim SE 6.1b进行仿真,验证了设计功能的正确性。     

异步FIFO设计

本文介绍如何应用美国ＱＵＩＣＫＬＯＧＩＣ公司的ＱＵＩＣＫＲＡＭ器件设计高速，高可靠异步ＦＩＦＯ。     

同步和异步时序电路的统一设计和分析理论

本文讨论了时钟信号的普遍描述和含时钟信号的触发器次态方程，并在此基础上提出了同步和异步时序电路的统一设计和分析理论。该理论的有效性已由实例予以证明。     

基于多时钟域的异步FIFO设计

在大规模集成电路设计中,一个系统包含了很多不相关的时钟信号,当其目标域时钟与源域时钟不同时,如何在这些不同域之间传递数据成为了一个重要问题.为了解决这个问题,我们可以用一种异步FIFO(先进先出)存储器来实现.本文介绍了一种利用格雷码指针实现在多时钟域传递数据的FIFO设计.     

异步FIFO的设计

异步ＦＩＦＯ广泛应用于计算机网络工业中进行非同步数据传送，这里的非同步是指发送用一种速率而接收用另一速率，因此异步ＦＩＦＯ有两个不同的时钟，一个为读同步时钟，一个为写同步时钟。当数据从一个时钟驱动的模块进入另一个时钟驱动的模块时，问题就有可能出现了。例如当写时钟比读时钟快时，未读走的数据有可能被新数据覆盖，因而导至数据丢失。为此，必须增加一些控制信号和状态信号，控制信号如ｐｕｓｈ、ｐｏｐ，状态信号如ｅｍｐｔｙ，ａｌｍｏｓｔｅｍｐｔｙ，ｆｕｌｌ，ａｌｍｏｓｔｆｕｌｌ等。典型的异步ＦＩＦＯ（Ａｓ…     

一款低功耗异步FIFO的设计与实现

我们在异步FIFO(First In First Out)设计中,引入了门控时钟技术降低了控制电路和译码电路 80%的功耗;并采用位线分割技术降低了存储单元38%的功耗.利用格雷码作异步FIFO指针的控制电路,能有效消除多时钟域中的亚稳态.基于CSMC 0.6 μm标准单元库的半定制设计流程对其进行设计和实现:使用Verilog硬件描述语言,利用Modelsim进行时序和功能仿真、Synopsys DC完成逻辑综合、SE实现自动布局布线.     

异步FIFO的设计分析

基于FIFO的工作原理依次论述了异步FIFO的读写控制逻辑和空满状态判断逻辑,突破了传统的方法,采用分别为读、写指针增添一位附加位的方法来更快、更准确地判断异步FIFO的空、满状态,设计了一款具有转发功能的FIFO。测试结果表明:此款FIFO的转发功能正常,读写速率可达到165 MHz。     

雷达显示信号向电视信号的转换

本文介绍了将雷达显示器非标准视频信号转换为ＰＡＬ－Ｄ标准电视信号的工作原理及用异步ＦＩＦＯ进行电路实现的方法。     

基于VHDL的异步FIFO设计

FIFO经常应用于从一个时钟域传输数据到另一个异步时钟域。为解决异步FIFO设计过程中空满标志判断难以及FPGA亚稳态的问题,提出一种新颖的设计方案,即利用格雷码计数器（每次时钟到来仅有1位发生改变）表示读／写指针,设计二级同步链为跨越不同时钟域的读／写指针,以提供充足的稳定时间,并通过对比格雷码指针产生空满标志位。该设计采用VHDL语言进行设计,利用ALTERA公司的FPGA得以实现。经验证进一步表明,模块化的设计不仅避免了亚稳态的产生,增大平均无故障工作时间（MBTF）,也使工作效率大为提升。     

Two efficient synchronous asynchronous converters well-suited for networks-on-chip in GALS architectures

This paper presents two high-throughput, low-latency converters that can be used to convert synchronous communication protocol to asynchronous one and vice versa. We have designed these two hardware components to be used in a Globally Asynchronous Locally Synchronous clusterized Multi-Processor System-on-Chip communicating by a fully asynchronous Network-on-Chip. The proposed architecture is rather generic, and allows the system designer to make various trade-offs between latency and robustness, depending on the selected synchronizer. We have physically implemented the two converters with portable ALLIANCE CMOS standard cell library and evaluated the architectures by SPICE simulation for a 90 nm CMOS fabrication process.     

多FIFO灵活定制SDRAM控制器设计

针对SDRAM控制器设计复杂且可复用性低的特点,基于VerilogHDL提出了一种简单且可灵活定制异步FIFO的SDRAM控制器实现。图像预处理时经常会用到SDRAM来作为缓存,SDRAM的工作频率很高,所以一般会用异步FIFO缓存数据匹配它的频率,但是每次都重新设计FIFO的控制显然太繁琐。本设计结合FPGA的特点一方面简化SDRAM的控制时序提高了系统性能,另一方面在控制器中嵌入多路异步FIFO,当面对不同的设计需要时只需给设计关心的异步FIFO加载上数据、时钟、深度以及地址则可。既节约了逻辑资源又实现了重复使用的目的为后续设计节省了时间。     

一种内置FIFO全双工UART的设计与实现

针对处理器与UART接口速度不匹配,设计了一种内置先进先出存储器全双工通用异步收发器,提高了处理器和UART接口的效率。该设计包含发送模块、接收模块、波特率发生器模块、数据存储模块和总线接口模块。整个设计基于Quartus II平台,使用VHDL语言编程实现。经软件仿真,验证了该设计的正确性和可行性。     

一种自适应时钟恢复方法

针对高速传输系统的接收端芯片去开销后的低功耗时钟产生问题,此部分电路最合适的工作时钟应为与有效数据速率相等的时钟频率,文中提出一种产生此时钟的方法。通过虚拟一个数据缓冲,以其缓冲的数据量的变化量作为频率偏差的标志,并以此为基础通过压控晶体振荡器对时钟进行调整。通过仿真证实,这种方法能实现时钟的调整,并能使前后时钟之间的真实数据缓冲区处于最安全的数据存量状态。