用于高速图像处理的DDR2 SDRAM控制器

为满足图像数据处理对高速大容量存储的需要,设计一种DDR2SDRAM控制器。采用模块化设计方法,通过基础模块、物理层模块、用户接口模块和控制模块实现对DDR2SDRAM的控制。仿真结果与验证结果表明,该控制器能够有效可行,32位数据总线最大传输率达到12.8Gbit/s。     

基于FPGA的多端口存储控制器设计

由于FPGA内部存储资源有限,通常需要使用外部扩展存储器,针对目前广泛应用的DDR2 SDRAM存储器,采用模块化方法设计了多端口存储控制器,详细介绍了控制器、仲裁器、译码器等关键模块的设计,并在开发板上进行了实现和测试,实验结果表明其有效带宽可达2.6 GB/s。     

利用FPGA实现SDRAM控制器的设计

介绍了SDRAM的工作原理和使用方法.以一个数据通信中实际使用的SDRAM控制器为例,设计了用可编程逻辑器件(FPGA)实现SDRAM控制器的方法,给出了具体实现时需要注意的地方.     

基于FPGA的圆机数据存储器的设计

为扩展嵌入式圆机选针数据的存储空间,提高选针数据读写速度,结合Altera公司的主流FPGA芯片EP1C6Q240的实际系统,在FPGA中采用了模块化设计方式,给出了一种基于FPGA的SDRAM控制器的实现方法。分析了所用SDRAM的特点、原理,介绍了SDRAM控制器的组成框图及各模块功能,给出了读写SDRAM的时序图。     

高速视频系统中一种异步FIFO缓存设计

在数字电视系统中,为了满足系统对高速数据的采集的缓存需求,通过研究FIFO的工作原理,利用FPGA和SDRAM设计了一种高速大容量的异步FIFO.介绍了SDRAM的存储结构及操作方法,阐述了基于SDRAM控制器的异步FIFO的设计方法,结合实际,完成了在数字电视系统中基于FPGA和SDRAM的大容量异步FIFO的设计与实现,有效的解决了数字电视系统中对高速视频处理时的海量缓存问题.     

一种SDRAM控制器软核的Verilog设计

介绍了SDRAM存储器的特点及工作原理,SDRAM是一种采用了地址复用技术的高速海量同步存储器,其读写数据都是在时钟的上沿进行的。重点介绍了一种通用SDRAM控制器软核的Verilog设计,通过控制器接口可使得对SDRAM的操作如同通用的SRAM一样简单。     

高速SDRAM控制器设计的FPGA实现

同步动态存储器(SDRAM)控制器通常用有限状态机实现,对于一般的设计方法,由于状态数量多,状态转换通常伴随大的组合逻辑而影响运行速度,因此,SDRAM控制器的速度限制了SDRAM存储器的访问速度。该文从结构优化入手来优化方法,利用状态机分解的思想将大型SDRAM控制状态机用若干小的子状态机实现,达到简化逻辑的目的,不仅提高了速度还节省了资源,对该类大型SDRAM控制器的实现有一定参考意义。     

超低功耗Windows终端的平台实现

AMD LX处理器是低功耗高性能的嵌入式处理器,架构上是将CPU和北桥集成在一起,单颗芯片集成了CPU、显示控制器、DDR控制器以及PCI控制器.CS5536A是传统意义上的南桥,它集成了USB2.0、IDE、UART等功能.最新的Windows终端平台采用以LX处理器为核心,搭配CS5536A的方案,实现了Windows终端的图形和网络应用功能,设计上达到了一体化和超低功耗的要求.     

单片SDRAM的数据读写乒乓操作设计

针对数字视频图像采集及其显示系统中高速实时的数据需要缓存的问题,提出一种基于FPGA的SDRAM控制器设计。在研究SDRAM的逻辑结构的基础上,利用Verilog语言实现了SDRAM的初始化以及读写操作,同时提出一种仅使用一块SDRAM进行数据写入和读出的乒乓操作的方法,并且使用FIFO实现了异步时钟数据的交换。实验仿真波形图表明该设计能很好的实现SDRAM控制器的数据缓存以及数据读写的乒乓操作。     

基于内存总线的高性能I/O接口设计

提出了将内存总线扩展为面向系统外部设备互连的局部总线的设计概念.为计算机系统增加了一个高性能的I/O接口总线,提高了主机与外部设备间数据传输的性能,增强了计算机作为事务处理主体的能力.通过对内存总线和内存控制器关键技术的分析,给出了基于SDRAM内存总线的内存目标接口(MTI)设计,在功能和逻辑上实现了内存总线和局部总线间的桥接,为基于内存总线的应用设计提供了一种功能完备的接口部件.     

同步动态随机存储器的控制器设计与实现

为了满足不同平台的需求,简化同步动态随机存储器(SDRAM)的控制器,采用现场可编程门阵列(FPGA)方法,给出一种SDRAM控制器设计方案。引入的仲裁机制可以用Verilog硬件描述语言编写,灵活性强,只需加以简单修改即可满足不同需求。仿真结果表明,采用基于FPGA设计的SDRAM控制器能很好完成规定读写操作。     

一种基于分段存储的三维映射方法

三维波形映射技术提高了数字示波器的波形捕获率,但死区时间仍然广泛存在。提出了一种"分段存储集中映射"三维成像方法。根据时基将高速大容量动态存储器(DDR3 SDRAM)分成多段存储区域,连续存储多幅具有相同触发条件的波形,将DDR3 SDRAM中的多幅波形集中映射。基于双口RAM的快速波形映射技术和多路并行映射技术大大缩短了映射时间,在保证高波形捕获率的同时实现了数据的海量存储,使整个DDR3 SDRAM存储的波形时间范围内实现了无缝采集。通过建立数学模型证明了该系统能在更短时间内捕获到异常波形,双脉冲测试法测出该系统的最高捕获率为6 250 000 wfms/s,经过分析得出系统死区时间比为43.86%。     

基于FPGA的大针数提花机控制器设计

为解决大针数电子提花机控制器的花型数据传输速度问题,采用FPGA作为处理器,并在FPGA内嵌入NiosII/f软核系统,应用软硬件协同设计.NiosII/f软核系统是将NiosII/f软核处理器、SDRAM控制器、EPCS控制器、SPI控制器、IO口控制器、PIO内核及电子提花机控制器所需的其它模块集成在一起并给出花型数据传输的硬件电路设计.此设计有效解决了花型数据传输速度的瓶颈问题.     

基于FPGA和CMOS传感器的三维高清实时视频系统

利用现场可编程门阵列(FPGA)高速和并行处理的特点,结合高清CMOS图像传感器,设计基于FPGA的三维高清实时视频处理系统,分析CMOS图像传感器的配置方法以及两路CMOS图像数据的输出处理和图像数据的Bayer格式转换算法.研究并实现了基于FPGA的DDR2SDRAM分时读写操作的处理方法,实现720像素/120Hz三维高清视频图像的实时显示.视频显示清晰稳定,系统延时约为1/30秒.     

MIMO实验系统中的数据缓冲应用研究

研究了基于FPGA控制的SDRAM Module在移动通信的MIMO技术实验系统中的应用,主要介绍了MIMO实验系统硬件平台、SDRAM的特点及其控制器软核的VHDL设计,以及USB2.0方式的数据传输。通过对页面读写、突发读写、集总和定时刷新等工作方式的灵活运用,很好地解决了MIMO无线通信中的海量数据高速缓冲问题。经MIMO实验系统验证表明,SDRAM控制器的数据缓冲方案高效可行,适用性突出。     

超低功耗Wmdows终端的平台实现

AMD LX处理器是低功耗高性能的嵌入式处理器,架构上是将CPU和北桥集成在一起,单颗芯片集成了CPU、显示控制器、DDR控制器以及PCI控制器。CS5536A是传统意义上的南桥,它集成了USB2.0、IDE、UART等功能。最新的Windows终端平台采用以LX处理器为核心,搭配CS5536A的方案,实现了Windows终端的图形和网络应用功能,设计上达到了一体化和超低功耗的要求。     

基于PCI总线的100 MSps,256 MBit数据采集系统

为满足高速测试装置的需要,设计并实现了以同步动态存储器(SDRAM)为数据缓冲单元,复杂可编程器件(CPLD)为控制核心,PCI9030为PCI接口芯片的高速大容量数据采集系统．针对SDRAM存储器控制复杂的特点,采用自顶向下的模块化设计方法,并用EDA工具综合和仿真,实现了基于CPLD的SDRAM控制器．设计过程中,用同步状态机控制整个流程,实现了地址、数据、控制信号的可靠同步．采集系统的软件部分由驱动程序和应用程序构成,分别用DDK和VC 软件编写．实际测试结果表明,采集系统的最高采样频率可达100MHz,采样容量可达256MBit,有效位数为7．24,达到了预期的指标．     

NAND Flash固态存储卡的设计与实现

描述了一种基于CPCI的高速固态存储板卡的设计和实现.该存储卡用于某项目中频采样存储设备上,提供中频信号的采集存储、回放及分析等功能.该存储板卡采用NAND Flash作为固态存储体,利用FP-GA作为固态盘的存储控制器,同时采用文件的方式对数据进行管理.本设计采用了一种建立有效块表的方式对坏块进行管理,并通过DDR2作为坏块数据备份,进一步提高了存储时的写入速度.该存储卡数据写入速度理论上可达2GB/s,可以兼容多个应用场合,实际中频存储设备只用到了500 MB/s,存储容量高达768GB.     

基于DSP的数字存储示波器设计

研究并设计了基于DSP（数字信号处理器）与FPGA（现场可编程门阵列）芯片的数字存储示波器,它由电源控制、前端数据采集、FPGA芯片控制模块、接口控制器、SDRAM与Flash存储模块、DSP芯片控制模块、键盘与液晶显示模块等部分组成,具有200MS／s实时采样率及40MHz模拟带宽的双通道数据采集功能。     

一种高速数据采集系统的设计与实现

设计并实现了一种基于乒乓操作的高速数据采集系统。该系统使用两片SDRAM,同时设计了一种全新的SDRAM控制器,以现场可编程逻辑门阵列作为核心平台,通过高速数据接口,将采集到的数据通过总线传输到处理模块进行后续处理,从而完成数据的采集和处理任务。通过FPGA软硬件平台验证表明,该系统各模块均工作正常,并达到吞吐率指标,可满足数据采集、数据缓冲和数据接口匹配的需求。