DVB-T中伪随机序列扰码器的FPGA实现

伪随机序列在伪码测距、导航、数字数据扰乱器、噪声产生器、通信加密中有着广泛的应用。在这些实际应用中,常常利用现场可编程门阵列（FPGA）来产生伪随机序列,这便于系统设计和测试的实现。针对数字地面电视广播（DVB-T）标准,以线性反馈移位寄存器电路为基础,设计了一种并行伪随机序列产生方法,该方法简单而高效地实现DVB-T系统码流数据的扰码。实验结果表明,MATLAB扰码算法结果与FPGA扰码模块仿真结果和硬件实现结果一致,该设计方法切实可行。     

基于FPGA的基带码发生器设计

设计一个基于FPGA的基带信号码发生器。首先简要介绍了单极性非归零码、双极性非归零码、单极性归零码、双极性归零码、差分码、交替极性码、分相码、传号反转码等8种基带码的基本特点,然后根据码型转换原理设计发生器模块。程序采用VHDL进行描述,并用Modelsim软件仿真实现所有功能,最后将功能集成到FPGA上,产生的基带码稳定、可靠,可满足不同数字基带系统传输需要。     

基于MATLAB的数字基带传输的FIR滤波器的设计

为了消除数字基带传输系统中的码间串扰,可将FIR数字滤波器应用于消除码间串扰的升余弦滚降特性低通滤波器的设计中。文中简要介绍了FIR数字滤波器的特征,给出了运用MATLAB实现FIR数字滤渡器的设计与仿真方法．同时给出了将设计结果应用于消除码间串扰的数字基带传输系统中操作过程。     

基于SATA接口的并行扰码实现

通过对SATA协议和扰码原理的分析,在串行扰码的基础上,实现了一种基于SATA接口的并行32 bit扰码和解扰算法.数据传输速度快、时延小、更稳定,并行扰码比串行扰码能更好地满足SATA接口的高速传输时序.最后在FPGA上使用VHDL语言编程,对模块进行了验证.     

基于FPGA的数字跑表设计

Verilog程序通过综合、适配后形成配置文件,下载到FPGA器件中对FPGA进行配置,使FPGA成为实用的测频模块。通过波形仿真,符合本次设计的要求。最后,通过完整编译后的文件固化到开发板,接上高频信号源,实现了数字跑表的设计。本文详细介绍了数字跑表的设计指标,设计思路,设计方案,系统的电路设计,系统相应模块设计,系统硬件实现与测试结果。     

STM-1解扰系统的并行化技术研究与ASIC设计

依据ITU-TG.707/Y.1322建议中给出的串行扰码算法推导出并行扰码算法,并由此算法设计出SDH8路并行扰码/解扰器。采用FPGA对该设计加以验证,证明设计方案是可行的。在此基础上,采用ASIC设计方法设计实现了STM-1解扰系统。     

基于直接数字频率合成技术的信号发生器设计

为了对直接数字频率合成技术进行直观的研究,同时满足对信号源可配置性及灵活操作的目的,采用了基于嵌入式系统与FPGA为从机,以PC机作为虚拟仪器操作界面的方法设计了直接数字频率合成信号发生器,系统以FPGA实现DDS及控制逻辑,接收上位机数据并根据数据生成数字波形,最后经输出处理转换为所需的模拟波形。对FPGA模块进行了仿真,仿真结果表明了设计满足性能指标及操作要求。     

基于FPGA的IRIG-B码调制解调实现

旨在设计一种基于FPGA的IRIG-B码的时间系统。该系统采用FPGA作为主控器,利用精准时间信息触发IRIG-B模块,完成IRIG-B码(DC码)的调制。在DC码的基础上,使用容错设计,解调出时间信息。使用VHDL语言进行全数字设计,所有功能都由硬逻辑实现,保证了B码信号沿的准确。软件仿真和示波器以及实际运行表明:系统设计达到了预期目标,定时精确可靠。     

全数字可配置信道分路技术的设计方法

提出一种全数字可配置信道分路技术的设计方法,是针对多相阵列FFT算法进行的一种串行结构设计,能够按照分路路数灵活配置多相滤波器组和FFT级数,可支持甚至达到上百路的分路路数。对全数字可配置信道分路的设计方法中涉及到的多相滤波器组和FFT两个主要模块的FPGA实现方法进行了详细阐述。基于该设计方法进行了4路、8路和16路信道分路应用的FPGA硬件设计,给出了硬件占用资源情况和误码测试结果,从而证明该设计方法的可实现性。     

基于软件无线电的S频段通用化TDRSS用户终端

介绍了一种S频段通用化跟踪与数据中继卫星系统(Tracking&Data Relay Satellite System,TDRSS)用户终端的实现方案,重点论述了射频通道的通用化设计和数字处理模块的实现。对70 MHz中频信号直接欠采样数字化后,利用FPGA完成中频处理的所有流程,实现了一个硬件平台满足不同通信频点、扩频伪码和信息速率的需求。系统具有体积小、重量轻的特点,适合应用于微小卫星平台。测试结果表明,能满足常规中继测控通信指标要求。