一种部分流水的多塔三维SoC测试时间优化算法

针对硬晶片构成的多塔三维SoC绑定中测试,提出考虑测试访问机制、层间硅通孔数和测试功耗约束的测试时间优化算法。只要任意一种测试资源约束不满足待调度晶片测试,就依次释放最早结束测试的晶片测试资源,直到待调度晶片尽可能提前测试为止,以此实现该晶片与未结束测试晶片的部分流水。选用ITC02测试基准电路中的5种典型电路,手工搭建2种塔内包含子塔的多塔三维SoC。实验结果表明,与已有算法相比,提出的算法减少了空闲时间块,显著缩短了总测试时间;实验还发现,与增加TSV数相比,增大测试引脚数更能有效减少多塔三维SoC的总测试时间。     

基于布谷鸟算法的3D NoC测试优化研究

在路由器数量、测试带宽、TSV数量和功耗的多重约束下进行三维片上网络(Three Dimensional Network-on-Chip,3D NoC)资源内核测试研究中,使测试时间最小化的同时降低测试功耗是NP难问题。在测试带宽和路由器数目等的限制下,采用改进的布谷鸟算法协同优化测试时间与功耗,避免过大的功耗产生热量影响芯片性能。通过logistic函数改进布谷鸟算法,利用其变化特性避免算法早熟,同时快速寻找到全局最优解。采用余弦递减函数动态改变发现概率,寻找和替换劣质解。采用ITC'02 SOC测试集作为实验对象,结果表明:对该算法进行改进后得到的最优解,实现了在多约束下最小化测试时间的同时减少测试功耗的目的,保证3D NoC的可靠性和测试效率。     

3D SoC测试结构优化与测试调度的博弈模型

硅通孔技术是实现三维系统芯片的一种新兴的方法.而作为测试基础,测试访问机制和测试外壳则方便了三维系统芯片模块化测试,测试结构优化问题是研究的热点.提出基于博弈论的3D SoC测试结构优化技术,使基于核的三维系统芯片测试时间最少,TAM带宽最大,并且满足TSV数目约束.提出的方法利用二人合作博弈论方法的优点,对测试结构和测试调度问题进行建模,给出了基于博弈实现3D SoC测试结构优化的算法.用ITC02 SoC测试基准电路搭建成堆叠SoC,并在其上对提出的算法进行了模拟.实验结果显示,与之前的2D IC上开发的方法相比较,本文提出的测试结构优化与测试调度方法结果更优越.     

三维芯片中TSV链式冗余修复电路的设计与实现

由于具有高集成度、高性能及低功耗等优点,三维芯片结构逐渐成为超大规模集成电路技术中的热门研究方向之一。TSV是三维芯片进行垂直互连的关键技术,然而在TSV的制作或晶圆的减薄和绑定过程中都可能产生TSV故障,这将导致与TSV互联的模块失效,甚至整个三维芯片失效。提出了一种基于TSV链式结构的单冗余/双冗余修复电路,利用芯片测试后产生的信号来控制该修复电路,将通过故障TSV的信号转移到相邻无故障的TSV中进行传输,以达到修复失效TSV的目的。实验结果表明,该电路结构功能正确,在面积开销较低的情况下,三维芯片的整体修复率可达91.97%以上。     

3D-SIC“绑定中测试”时间优化方案

在三维(3D-SIC)芯片测试过程中,对其进行中间绑定测试,可提前检测出绑定过程中的缺陷,减少绑定失败率,但中间绑定测试会使测试时间与功耗的大幅度增加。针对3D-SIC绑定中测试成本过高问题,提出了一种新的绑定顺序优化,改变了传统的自下而上以及逐层绑定,提出了可以从任意层进行绑定。在测试带宽和测试功率的约束下,本文提出的基于贪心算法的绑定调度流程下,针对三种不同堆叠布局的芯片进行优化。实验结果表明,本文算法针对金字塔结构的三维芯片优化效果达到了40%以上,对菱形结构和倒金字塔结构的三维芯片也有一定的优化效果。     

一种多链式结构的3D-SIC过硅通孔（TSV）容错方案

三维（3-Dimensional,3D）电路由于其更高的密度、更高的传输速率及低功耗的优点逐渐受到人们的重视和研究,而硅通孔（Through Silicon Via,TSV）技术是三维电路中互联上下层不同模块的主要方法之一。然而由于制造工艺水平的限制,在芯片制作完成后会出现一些失效TSV,这些失效TSV会导致由其互联的模块失效甚至整个芯片的失效。提出了一种多链式的硅通孔容错方案,通过将多个TSV划分为一个TSV链,多个TSV链复用冗余TSV的方法修复失效TSV。通过相关实验显示,该方案在整体修复率达到90%以上的情况下可以较大地减少冗余TSV增加的个数和面积开销。     

双硅通孔在线容错方案

三维集成电路是延续摩尔定律的重要手段.针对三维集成电路中硅通孔(TSV)良率不高的问题,提出一种双TSV在线容错方案.该方案采用相互耦合的通道结构来减小TSV的失效概率;通过设计反馈性的泄漏电流关闭结构来实时监控TSV的泄漏电流,以达到自动屏蔽泄漏故障的目的;设计了对称的短暂放电结构,在TSV发生电阻开路故障时实现对输出信号的自动修复.理论分析和实验结果表明,文中方案可在无测试时间和电路端口开销且不中断电路正常工作的前提下,对TSV的泄漏和电阻开路2种故障进行在线容错,有效地提高三维集成电路的良率和可靠性.     

三维芯片多层与多核并行测试调度优化方法

针对测试环节在三维（3D）芯片制造过程中成本过高的问题,提出一种基于时分复用（TDM）的协同优化各层之间、层与核之间测试资源的调度方法。首先,在3D芯片各层配置移位寄存器,通过移位寄存器组对输入数据的控制,实现对各层之间以及同一层的各个芯核之间的测试频率的合理划分,使位于不同位置的芯核能够被并行测试;其次,使用贪心算法优化寄存器的分配,减少芯核并行测试的空闲周期;最后,采用离散二进制粒子群优化（DBPSO）算法求出最优3D堆叠的布图,以便充分利用硅通孔（TSV）的传输潜力,提高并行测试效率,减少测试时间。实验结果表明,在功耗约束下,优化后整个测试访问机制（TAM）利用率平均上升16.28%,而3D堆叠的测试时间平均下降13.98%。所提方法减少了测试时间,降低了测试成本。     

基于多晶硅填充的TSV工艺制作

硅通孔( TSV)技术用于MEMS器件可实现器件结构的垂直互联,达到减小芯片面积、降低器件功耗等目的。对TSV结构的刻蚀和填充工艺进行了研究,通过优化ICP刻蚀工艺参数获得了端口、中部、底部尺寸平滑减小、深宽比大于20∶1的硅通孔;利用LPCVD技术实现了基于多晶硅的通孔无缝填充;经测试,填充后通孔绝缘电阻达10 GΩ以上,电绝缘性能良好。     

“多塔”3D-SIC的量子粒子群测试调度方法

针对"多塔"结构的3D堆叠集成电路(3D-SIC)测试耗时很长的问题,提出一种基于量子粒子群优化的测试调度方法,以缩短测试时间.首先,构造初始粒子群用以表示初始可行解,产生具有量子行为的新粒子,并更新粒子群;然后进行粒子群的迭代进化以获取全局最优解.最小化"终堆"测试时间和集成过程总测试的调度结果均表明,该方法可显著地缩短测试时间;当复杂晶片集成在3D-SIC底层时,"终堆"测试时间较短,而集成过程的总测试时间较长.     

三维IP核绑定前后总测试时间的优化方法

为了减少三维IP（Intellectual Property）核绑定前和绑定后的测试总时间,提出了一种测试外壳扫描链优化方法。方法首先将三维IP核的所有扫描元素投影到一个平面上,用BFD算法将扫描元素分配到各条测试外壳扫描链,以减少绑定后的测试时间。再用提出的AL（Allocate Layer）算法将扫描元素分配到各层电路中,使得绑定前各条测试外壳扫描链的长度也能够平衡,以减少绑定前的测试时间和TSVs数量,并且AL算法能够使得各层电路所含的扫描元素总长度也尽可能的相等。实验结果表明,与国际上已有的方法相比,所提方法绑定前和绑定后的测试总时间减少了3.17%~38.18%,并且三维IP核各层电路所含的扫描元素总长度更加均衡。     

“绑定中测试”“多绑一测”方式对于测试过程的影响

随着半导体工艺水平的不断发展,3D芯片技术已成为一大研究热点。"绑定中测试"环节的提出对于芯片的测试流程有了新的要求。但是,"绑定中测试""一绑一测"的特点会使部分裸片被重复测试,从而带来测试时间的增加。从"绑定中测试"的过程出发,协同考虑测试功耗与"理论制造成本"对于"绑定中测试"的影响,提出"多绑一测"的测试流程。在此基础上提出相应的广度优先遍历算法,结合ITC’02电路的相关参数,体现本文思想在实际生产制造中的现实意义。     

扩展相容性多扫描树的设计

针对实际电路具有多个扫描输入的情况,设计出一种新的具有多个扫描输入的扫描树结构,该结构能有效降低测试应用时间和平均测试功耗。实验结果表明,当有两个扫描输入时,测试应用时间最高可降低52.4%,平均功耗最高可降低60.8%。     

TSV Minimization for Circuit - Partitioned 3D SoC Test Wrapper Design

Semiconductor technology continues advancing,while global on-chip interconnects do not scale with the same pace as transistors,which has become the major bottleneck for performance and integration of future giga-scale ICs.Threedimensional(3D) integration has been proposed to sustain Moore’s law by incorporating through-silicon vias(TSVs) to integrate different circuit modules in the vertical direction,which is believed to be one of the most promising techniques to tackle the interconnect scaling problem.Due to its unique characteristics,there are many research opportunities,and in this paper we focus on the test wrapper optimization for the individual circuit-partitioned embedded cores within 3D System-onChips(SoCs).Firstly,we use existing 2D SoCs algorithms to minimize test time for individual embedded cores.In addition,vertical interconnects,i.e.,TSVs that are used to construct the test wrapper should be taken into consideration as well.This is because TSVs typically employ bonding pads to tackle the misalignment problem,and they will occupy significant planar chip area,which may result in routing congestion.In this paper,we propose a series of heuristic algorithms to reduce the number of TSVs used in test wrapper chain construction without affecting test time negatively.It is composed of two steps,i.e.,scan chain allocation and functional input/output insertion,both of which can reduce TSV count significantly.Through extensive experimental evaluations,it is shown that the test wrapper chain structure designed by our method can reduce the number of test TSVs dramatically,i.e.,as much as 60.5% reductions in comparison with the random method and 26% in comparison with the intuitive method.     

3D堆叠芯片硅通孔容错设计

3D堆叠芯片采用硅通孔（Through-Silicon Vias,TSVs）技术垂直连接多个裸晶（die）,具有较高的芯片性能和较低的互连损耗,引起工业界和学术界的广泛关注。随着3D芯片堆叠层数的增加,一个TSV小故障都可能导致成本的大幅度增加和芯片良率的大幅度降低。TSV的密度与故障的发生概率有着密切的关系,TSV密度较大时,其发生故障的概率就会增大。为了减少故障产生的概率,提高良率,提出一种以密度为导向的TSV容错结构,首先将TSV平面分成多个密度区间,密度较大区间的信号TSV被分配较多的修复TSV,但同时此区间上设计尽量少的修复TSV,以减少此区间内总的TSV密度。理论分析和实验结果均表明该方法可以有效地减少故障发生的概率,并对故障TSV进行修补,同时具有较小的硬件代价。     

基于忆阻器边缘计算的图像分类电路设计

针对边缘智能设备低功耗、轻算力的要求,采用新型存算一体器件—–忆阻器作为基础电路元件,设计低功耗图像识别电路.该电路采用多个忆阻卷积层和忆阻全连接网络串联的方式,获得较高的识别精度.为了减小忆阻卷积层计算所需的忆阻交叉阵列的行尺寸与列尺寸的不平衡,同时降低输入电压方向电路的功耗,将输入电压反相器置于忆阻交叉阵列之后.所设计电路可以将完成忆阻卷积网络运算所需的忆阻交叉阵列的行大小从2M+1减少至M+1,同时将单个卷积核计算所需的反相器的数量降至1,大幅度降低忆阻卷积网络的体积和功耗.利用数学近似,将BN层和dropout层计算合并到CNN层中,减小网络层数同时降低电路的功耗.通过在CIFAR-10数据集上的实验表明,所设计电路可以有效地对图像进行分类,同时具备推理速度快(136 ns)和功耗低的优点(单个神经元功耗小于3.5 uW).     

增强现实场景下移动边缘计算资源分配优化方法

针对高速数据传输及计算所带来时延和终端设备能耗问题，提出了一种在上行链路采用等功率分配的传输方案。首先，依据增强现实（AR）业务的协作属性建立了针对AR特性的系统模型；其次，详细分析了系统帧结构，建立以最小化系统消耗总能量为优化目标的约束条件；最后，在保障延迟和功耗满足约束的条件下，建立了基于凸优化的移动边缘计算（MEC）资源优化求解数学模型，从而获得最优的通信和计算资源分配方案。与独立传输相比，该方案在最大延迟时间分别为0.1 s和0.15 s时的总能耗降幅均为14.6%。仿真结果表明，在相同条件下，与基于用户独立传输的优化方案相比，考虑用户间协作传输的等功率MEC优化方案能显著减少系统消耗的总能量。     

基于链式的信号转移冗余TSV方案

三维集成电路（3D IC）带来了诸多的益处,譬如高带宽,低功耗,外形尺寸小。基于硅通孔的三维集成得到了行业的广泛采用。然而,硅通孔的制造过程引入了新的缺陷机制。一个失效的硅通孔会使整个芯片失效,会极大地增加成本。增加冗余硅通孔修复失效硅通孔可能是最有效的提高良率的方法,但是却带来了面积成本。提出了一种基于链式的信号转移冗余方案,输入端从下一分组选择信号硅通孔传输信号。在基于概率模型下,提出的冗余结构良率可以达到99%,同时可以减少冗余TSV的数目。     

基于多属性决策和交叉熵优化多维测试覆盖

随着软件规模和复杂性越来越高,人们对软件质量保证意识也就逐步增强。如何展开测试、优化测试、选择测试方案及提高测试效率成为目前软件工程中面临的现实问题。利用测试覆盖的多维度量指标,提出综合测试覆盖率、测试覆盖率满意度及测试效率作为优化测试方案选择的效用属性,将综合测试覆盖方案应用于马尔可夫测试模型中进行优化,获得了较优的覆盖测试剖面,优化了测试流程。实验结果表明优化的测试覆盖剖面比随机测试能够减少测试用例数,提高缺陷检测效率。