高分辨率PLL频率合成器的关键指标分析

为了解决设计锁相环(PLL)频率合成器时关键指标相互矛盾的问题,以后置分频PLL频率合成器和前置倍频PLL频率合成器为例推导其频率分辨率、自然谐振频率、阻尼系数、环路捕捉时间、杂波抑制度等指标的数学表达式,研究了自然谐振频率和其他指标之间的联系,分析了频率分辨率与环路捕捉时间、杂波抑制度之间的矛盾.理论分析和仿真结果表明:相对于基本形式的PLL频率合成器,后置分频PLL频率合成器和前置倍频PLL频率合成器的频率分辨率得到同倍的提高,但后者的环路杂波抑制度和捕捉时间指标均随频率分辨率的提高而恶化,从而证明后置分频PLL频率合成器设计的有效性.这些结论可以作为设计PLL频率合成嚣的参考准则.     

PLL频率合成器中有源环路滤波器的设计与仿真

为提高PLL频率合成器的性能,简化环路滤波器的设计过程,提出了PLL频率合成器中有源环路滤波器的一种设计方法。首先给出一种实用的三次特性的有源环路滤波器结构,根据电路结构求出其频率特性,结合PLL频率合成器中鉴相器-VCO-分频器的相位传递函数,确定使系统稳定的相位最大返回处频率,合理分配滤波器的零、极点,进而综合出环路滤波器的设计方法,以及电路中各元件的计算公式。文中给出了设计实例并进行了PSPICE仿真,结果表明其性能完全能达到设计要求。     

X频段取样锁相频率合成器——PDRO

对取样锁相频率合成器的工作原理、技术特点等进行了描述,着重分析了其低相噪、低杂散特性,讨论了环路滤波器与环路扩捕的设计对环路稳定性的贡献,最后给出了X频段取样锁相频率合成器的电技指标.     

新品推介

美国模拟器件公司发布带高电压电荷泵的PLL频率合成器美国模拟器件公司近日在中国,北京发布了业界首款带高电压电荷泵的PLL频率合成器。ADF4113HV整数分频频率合成器是专门为那些需要宽频率调谐范围和高调谐电压(15 V)的压控振荡器(VCO)的应用而设计的。ADF4113HV非常适合于诸如个人移动无线电设备(PMR)和通信测试设备之类的产品设计。由于增加了新的电荷泵,可以直接通过无源环路滤波器控制高电压VCO,从而无需有源环路滤波器,所以减少了材料清单(BOM)成本以及降低了噪声和电流消耗。     

有源环路滤波器的设计分析

在PLL频率合成器中,环路滤波器的设计对PLL的输出性能有着非常重要的影响。然而在某些场合VCO要求的调谐电压比PLL的充电泵输出电压高得多,这种情况下就必须选用有源环路滤波器。有源环路滤波器基本上可以分为差分结构和单端结构2种,可根据实际应用的PLL充电泵输出来进行选择。在进行有源环路滤波器的设计过程中,选择合理的环路滤波器拓扑结构以及低噪声放大器将最小化对PLL相位噪声的影响。     

取样锁相频率合成器的研究

对取样锁相合成器的工作原理、技术特点及应用前景进行了描述，对其相位噪声和环路稳定性进行了分析，重点讨论了环路滤波器与环路扩捕的没计。最后给出了取样锁相合成器典型技术性能。     

基于PLL的有源环路滤波器的研究及性能分析

在锁相式频率合成器电路中,环路滤波器决定其电路的传输特性。当压控振荡器(VCO)的控制电压超出或非常接近电荷泵输出电压时,就需要用有源环路滤波器。文中采用ADIsim PLL V3.6软件,建立锁相环仿真模型,研究了不同阶数和拓扑结构的有源环路滤波器对锁相环(PLL)环路的影响,并对其锁相系统环路的锁定时间、频率误差、参考杂散以及相位噪声进行了详细的性能分析。对实际的工程应用提供了一定的参考价值。     

基于DDS的锁相频率合成器设计

提出一种基于直接频率合成技术(DDS)的锁相环(PLL)频率合成器,该合成器利用DDS输出与PLL反馈回路中的压控振荡器(VCO)输出混频,替代多环锁相频率合成器中的低频率子环,使合成器输出频率在89.6~110.4 MHz之间分辨率达1 Hz,并保持DDS相噪、杂散水平不变。结合DDS的快速频率切换和PLL环路跟踪能力,实现信号的快速跳频。本文给出了技术方案,讨论部分电路设计,并对主要技术指标进行理论分析,最后给出了实验结果。     

一种宽带低相噪频率合成器的设计方法研究

提出了一种宽带低相噪频率合成器的设计方法.采用了数字锁相技术,该锁相技术主要由锁相环（phase locked loop,PLL）芯片、有源环路滤波器、宽带压控振荡器和外置宽带分频器等构成,实现了10~20 GHz范围内任意频率输出,具有输出频率宽、相位噪声低、集成度高、功耗低和成本低等优点.最后对该PLL电路杂散抑制和相位噪声的指标进行了测试,测试结果表明该PLL输出10 GHz时相位噪声优于-109 dBc/Hz@1 kHz,该指标与直接式频率合成器实现的指标相当.     

PLL频率合成器在数字无线电话中的应用

本文介绍中小容量数字无线电话系统收发信振荡源采用PLL频率合成器.PLL频率合成器采用单模和双模两种模式,双模PLL频率合成器既可采用并行预置数置入方式,又可采用串行预置数置入方式.     

基于ADF4351宽带频率合成器的频率源设计与实现

频率合成器是现代通信系统中的重要组成部分,在通信、雷达等领域有着广泛应用。ADF4351是ADI公司推出的一款内置低相位噪声VCO的宽带频率合成器。文中介绍了ADF4351频率合成器的内部结构,分析探讨了ADF4351的基本原理和工作特性,运用ADIsim PLL软件对环路参数进行仿真和设计,给出了一种性能良好的频率源的实现方法。     

ADF4350：集成VCO的宽带时钟合成器

ADI公司的ADF4350是集成了电压控制振荡器（VCO）的宽带时钟合成器,如果和外部环路共同使用来滤除外部参考频率,可以确保分数N和整数N锁相环（PLL）频率合成器的执行,其输出频率在2．16GHz到4．35GHz之间。此外,可以被分为1／2／4侣路或16路的电路确保用户能够生成低至135MHz的RF输出频率。针对那些需要隔离的应用,RF输出级可以被屏蔽。屏蔽功能既可以通过引脚控制,也可以通过软件控制。     

小数频率合成器噪声传函及动态特性建模仿真

对采用Δ-Σ小数分频频率合成器(Δ-Σ PLL)中离散采样行为进行了深入研究,提出了混合信号系统的传输函数表达式,并将该表达式运用在现有的锁相环时域模型之上,获得了环路中量化噪声以及压控振荡器(VCO)的噪声传输函数模型.此外,论述了一种简化计算方法用于获得三阶锁相环动态参数,并对Δ-Σ PLL噪声和闭环带宽的折衷进行了建模与仿真.     

一个性能均匀的频率合成器设计

频率复盖系数高的频率合成器,如果用插入可变分频器的锁相方式实现,由于压控振荡器控制特性的非线性及可变分频器分频比的改变,往往使环路增益变化很大,影响环路性能。本文讨论的频率合成器采用电流型鉴相器,可以使环路增益设计得比较均匀。本文从工程设计上实用的角度出发,对具体环路进行了必要的分析,提出了设计步骤,最后通过一个实例加以说明。     

小数分频锁相环杂散抑制技术研究和应用

本文设计了一种杂散抑制方案,能较好地解决宽频段、快速换频应用中频合杂散的问题。小数分频锁相环(小数环,小数PLL)是宽频段频率合成器的主流解决方案。小数分频锁相环应用的主要问题是小数杂散问题,通过环路滤波器改善杂散会增加环路锁定时间,并且效果有限。     

一种应用于GNSS接收机常数环路带宽的小数频率合成器

提出了一种应用于手持式民用GNSS接收机常数环路带宽的小数频率合成器,并在0.13μm 1P6M 的CMOS工艺中实现。通过离散的工作区域,LC-VCO用简单的结构获得宽的调节范围和小的压控灵敏度。提出的杂散抑制技术来最小化由于鉴频鉴相器和电荷泵引入的相位偏移。当PLL输出频率改变或温度变化时,通过自动环路校正模块自适应调整电荷泵电流保持优化的环路带宽不变。测试结果显示,该频率合成器带内相位噪声小于-93dBc（10 kHz 频率偏移处）,杂散小于-70 dBc, 环路带宽变化小于?3%;在1V的电源供电下,整个合成器（不包括本振测试buffer）消耗4.5mA电流,面积为0.5mm2。     

PLL频率合成器可带高电压电荷泵

锁相环(PLL)频率合成器中的电荷泵电压用于控制VCO的振荡频率.大多数PLL的电荷泵电压一般为5V或6V,因而电荷泵电压可控的VCO频率调谐范围和调谐精度都是有限的.     

RFA／RFID方案解决DVD供应链中失窃问题

锁相环(PLL)频率合成器中的电荷泵电压用于控制VCO的振荡频率.大多数PLL的电荷泵电压一般为5V或6V,因而电荷泵电压可控的VCO频率调谐范围和调谐精度都是有限的.     

900MHz-PLL频率合成的研究

利用最新推出的微机串行控制的大规模集成电路的锁相环频率合成器MC145192实现了一个900MHz的PLL频率合成器,取得了一些有用的实验结果,为频率合成器在通信系统中应用提供了必要的实验基础。     

一种新型非线性PLL模型及其在毫米波集成防撞雷达中的应用

提出了一种新的非线性PLL用于VCO的非线性补偿,利用声表面波延迟线来实现延时混频,并将混频后的中频信号锁定PLL结构,深入分析了这种PLL的环路相位模型,使用Agilent ADS软件对锁相环路进行了仿真,验证了所提出的环路相位模型的准确性,所有的理论推导和仿真结果表明,建立的PLL环路相位模型可以用来实现防撞雷达中VCO(电压控制振荡器)的线性化,准确可靠,利于雷达系统的集成化和高精度。