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一种双精度浮点乘法器的设计 总被引:2,自引:0,他引:2
设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积,用阵列和树的混合结构实现对部分积的相加,同时,还采用了快速的四舍五入算法,以提高乘法器的性能。把设计的乘法器分为4级流水线,用FPGA进行了仿真验证,结果正确;并对FPGA实现的时序结果进行了分析。 相似文献
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32×32高速乘法器的设计与实现 总被引:1,自引:2,他引:1
设计并实现了一种32×32高速乘法器.本设计通过改进的基4 Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Vetilog HDL进行了结构级描述,用SIMC 0.18μm标准单元库进行逻辑综合.时间延迟为4.34 ns,系统时钟频率可达230 MHz. 相似文献
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在余数系统中(2^n-1)是最普遍应用的模,提出了一种新的booth编码结构,并基于提出的booth编码结构,提出了一种高速模(2^n-1)乘法器.该乘法器采用CSA或者wallace Tree结构可以进一步提高运算速度.此乘法器在一个时钟周期内可以完成所需运算,简单高效. 相似文献
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介绍了一种DSP专用高速乘法器的设计方法.该乘法器采用了最优化Booth编码算法,降低了部分乘积的数目,采用Wallace Tree最优化的演算法和快速超前进位加法器来进一步提高电路的运算速度.该乘法器在一个时钟周期内可以完成16位有符号/无符号二进制数乘法运算和复乘运算,在slow corner下最高频率可达220MHz以上.本乘法器是一DSP内核的专用乘法单元,整个设计简单高效. 相似文献
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介绍了FFT(快速傅里叶变换)系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比:经典的阵列式结构和改进Booth编码的树状4:2列压缩结构,后者提高了乘法器的性能。整个设计采用Verilog HDL语言进行RTL(寄存器传输级)描述,并在Quartus Ⅱ平台下完成了FPGA(现场可编程门阵列)仿真验证,然后结合synopsys逻辑综合工具Design Compiler以及TSMC0.18μmCMOS工艺库完成了综合后仿真。最后,将综合后得出的网表送入后端设计工具Apollo进行了自动布局布线。本次设计采用流水线技术,系统时钟频率可达250MHz。 相似文献
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基于快速舍入的双精度浮点乘法器的设计 总被引:1,自引:1,他引:0
文章设计了一个基于快速合入的双精度浮点乘法器。它通过预测和选择实现快速舍入。克服了传统合入方法舍入模式单一、舍入逻辑复杂、硬件开销大等不足,显著地提高了浮点乘法器的性能。该浮点乘法器采用四级流水线,在0.180μm CMOS工艺下综合实现,关键路径延迟为3.15ns。 相似文献
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高速可重组16×16乘法器的设计 总被引:1,自引:0,他引:1
介绍了一种可以完成16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法,简化了部分乘积的符号扩展,采用WallaceTree最优化的演算法、流水操作和超前进位加法器来进一步提高电路的运算速度。该乘法器可以作为嵌入式CPU内核和DSP内核的乘法单元,整个设计用VHDL语言实现。 相似文献
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介绍了一种可以完成16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法,简化了部分乘积的符号扩展,采用Wallace Tree最优化的演算法、流水操作和超前进位加法器来进一步提高电路的运算速度。该乘法器可以作为嵌入式CPU内核和DSP内核的乘法单元,整个设计用VHDL语言实现。 相似文献
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在余数系统中,2n-1是一种最普遍应用的模,文中提出一种改进方法来设计修改模2n-1 Booth乘法器.当n为偶数时,将比以往方法减少很多部分项.实验结果表明,新改进的乘法器与以前相比在面积上节省约9%,在时间延时上节省约2.4%. 相似文献
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32位定/浮点乘法器设计 总被引:23,自引:2,他引:21
针对 Wallace树连接线复杂度高 ,版图实现比较困难的缺点 ,提出了一种新的加法器阵列结构 .这种结构在规则性和连接复杂度方面优于 ZM树和 OS树 .同时提出一种新的 CL A加法器结构以提高乘法器的性能 .乘法器采用 1.5μm CMOS工艺实现 ,完成一次定点与浮点乘法操作的时间分别是 5 6 ns和 76 ns 相似文献
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利用FPGA器件完全采用底层自主设计,实现定点数到浮点数的转换.提出了一种全新的实现方法,变对数为减法,通过占用1%的逻辑资源,实现3个时钟周期输出数据.避免了局限于使用IP core的束缚,为后续ASIC设计打下了基础. 相似文献
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本文以异步流水乘法器的设计为例,介绍了利用FPGA进行异步电路设计的思路及方法。本设计采用两段握手协议实现异步流水乘法器,将其分解为三个核心模块:信号分支模块、异步移位模块和异步加法器模块。本文具体说明了利用硬件描述语言实现异步乘法器的方法和步骤,通过Modelsim软件进行功能仿真,并下载到Genesys板卡上进行系统测试。该教学方案有助于学生理解并掌握异步电路设计方法。 相似文献
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文中设计了一款64点基-4FFT处理器,用改进的CORDIC (MVR-CORDIC)处理单元代替常规FFT处理器中的复数乘法器,改进的CORDIC处理单元在保证SQNR性能下,仅用极少次数的移位加法运算即可完成一次复数乘法,缩减了完成一次基本蝶形运算的时间并减小了面积开销。该FFT处理器结构采用两块独立的RAM,并对中间数据作“乒-乓”式存储操作以节省数据存储时间,从而提高完成一次FFT运算的速度。所设计的FFT处理器通过FPGA进行验证,结果表明平均完成一次64点FFT运算仅需要不到1μs。 相似文献